摘要：
Verilogcodingstyle建议1.设计必须采用同步设计；同步设计就是保证电路中所有的寄存器都在同一个clock的控制下变化。因为目前的EDA工具并不能很好的支持异步电路的分析，用同步设计加上良好的编码规范得到的电路仿真结果就等同于实际电路的运行结果，若是异步电路，仿真结果与实际电路的结果可能不相同。异步电路的核心逻辑是用组合电路来实现的，电路的输出，主要信号等变化并不依赖于任何一个时钟，所有验证、调试都是相当繁琐而有难度的，所有建议采用同步设计。2.宏定义利于仿真的角度出发，应该设置一个userdelay（UD），即宏定义`defineUD#1,对没有时序逻辑寄存器都延时一个单位，默 阅读全文
摘要：
今天刚开通了博客，在学校一直想弄个比较专业的讨论小组，但是一直没有执行，希望在这里面可以遇到志同道合的一些同志们，开启探讨FPGA之门，请大家多多指教哦！！！说实话，对FPGA有特别的爱好，现在也在从事这个行业，只是在做项目，并非芯片的设计；公司的代码风格采用老式的，看起来非常吃力哦，coding style问题非常重要，但是大家好像忙的没有时间弄统一这个，从今天开始，我将记录实际工作中的一些心得体会以及一些问题的处理技巧，希望对一些初学fpga的同学们有点帮助，我是个菜鸟，但是至少可以让初学者少走很多弯路哦，期待看到大家的精髓!!!!!!!!!! 阅读全文