可能学VHDL比VerilogHDL好吧？
今天做了几个Xilinx大学计划里的Spartan-3E Starter 的例子，在Lab4中有个很有趣的Synthesize Report：
Minimum period (Verilog): ~12 ns (Maximum Frequency: ~83 MHz)
Minimum period (VHDL): ~10.5 ns (Maximum Frequency: ~95 MHz)
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Slices
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167 (Verilog)/ 163 (VHDL)
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Slice Flip Flops
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148 (Verilog)/ 147 (VHDL)
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4 input LUTs
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303 (Verilog)/ 298 (VHDL)
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IOBs
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21 (Verilog and VHDL)
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BRAMs
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1 (Verilog and VHDL)
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Global Clocks
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2 (Verilog and VHDL)
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DCMs
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1 (Verilog and VHDL)
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同样的功能，同样的逻辑，同样的参数，却得到不同的资源占用情况。
很明显，VHDL做的例子耗费的LCB资源要比Verilog来的少，可能也是因为通过的门电路少了，VHDL做的就比Verilog做的延时要小，因而频率也能更大一些。
看来Xilinx在他的综合器里更倾向于对VHDL的优化。
