摘要: 12个数进行排序后输出 module new_12 #( parameter DATA_WIDTH = 8, parameter DATA_NUM = 12 )( input wire [DATA_WIDTH-1:0] data_in [DATA_NUM-1:0] ,output wire [DAT 阅读全文
posted @ 2024-10-29 15:07 xswnb 阅读(1) 评论(0) 推荐(0) 编辑
摘要: MarkDown All in One插件预览与常用快捷键 预览 实时预览:Ctrl + Shift + P 调出主命令框,输入 Markdown,应该会匹配到几项 Markdown相关命令,选择Markdown: Open Preview to the Side,就能调出实时预览框了。 新窗口预览 阅读全文
posted @ 2024-10-29 14:47 xswnb 阅读(8) 评论(0) 推荐(0) 编辑
摘要: 目录 generate for generate if generate case verilog中的generate块可以称为生成块,所谓生成,可以理解为复制。如果不太好理解,下面我们继续使用generate块。 generate块应用的场合通常是对模块进行批量例化,或者有条件的例化,使用参数进行 阅读全文
posted @ 2024-10-29 14:22 xswnb 阅读(24) 评论(0) 推荐(0) 编辑