(原创)Verilog的文件调用`include使用方法
摘要：
Verilog中可以使用预处理命令 `include "文件名" 来包含新文件。`include "文件名"的位置需要在 module声明之后。这里举个例子，param.h存放了参数LENTH，顶层mult.v使用了它。mult.v代码如下 1 module mult ( 2 input clk, 3 input rst, 4 input [LENTH-1:0] A, 5 input [LENTH-1:0] B, 6 output [LENTH-1:0] C 7 ); 8 9 `include "param.h"10 11 reg [ 阅读全文
posted @ 2012-05-31 09:38 超群天晴 阅读(3832) 评论(0) 推荐(0) 编辑
