Verilog中宏定义`define的使用

书中是`define宏定义+`inlude "file.v"文件包含来实现参数模块化设计的方式

 

实战：

1.新建参数模块文件（我命名为para.v）；

2.在para.v文件中使用'define宏定义参数：　

　　　　//`define+name+参数 　
　　　　`define 　　STATE_INIT　　   3'd0
　　　　`define 　　STATE_IDLE　 　 3'd1
　　　　`define 　　STATE_WRIT　　 3'd2
　　　　`define 　　STATE_READ　　3'd3
　　　　`define 　　STATE_WORK      3'd4
　　　　`define 　　STATE_RETU　　3'd5      //参数后面不能有分号

3.在需要调用参数的文件init.v中使用`include "para.v"：

　　　　`include "para.v"

4.在init.v文件需要参数的地方使用`name 调用（部分）：

　　　　state_init <= `STATE_INIT;