计算机组成原理试题1
一、单项选择题 (12%)
1．计算机硬件系统采用总线结构的主要优点在于便于实现结构的积木化，同时 (① )。
① 减少了信息传输线的条数 ② 提高了信息传输的速度 ③ 减少了信息的传输量 ④ 加重了CPU的工作量
2．变址寻址方式中，操作数的有效地址等于 (③ )。
① 基值寄存器的内容加上形式地址（位移量） ② 堆栈指示器的内容加上形式地址（位移量）
③ 变址寄存器的内容加上形式地址（位移量） ④ 程序计数器的内容加上形式地址（位移量）
3．移码表示法主要用于 ( ②)。
① 进行两个操作数的加减运算 ② 表示浮点数的阶码 ③ 进行两个操作数的乘除运算 ④ 表示浮点数的尾数
4．某机采用定点小数、补码表示，机器字长为64位，其中包括1位符号，63位尾数，该机所能表示的最小负数为 ( ②)。
① －(12－64– 1) ② －( 2－63– 1) ③ －2－63 ④ －1
5．CPU响应中断请求的条件之一是 ( ①)。
① 当前微指令执行结束 ② 当前机器周期结束 ③ 当前指令执行结束 ④ 当前DMA处理结束
6．已知[X1]原＝01100110B，[X2]反＝01100111B， [X3]补＝01110011B， [X4]移＝00110011B， X1、X2、X3、X4的关系是 ( )。
① X1＞X2＞X3＞X4 ② X4＞X1＞X2＞X3 ③ X3＞X2＞X1＞X4 ④ X4＞X2＞X1＞X3
7．设机器字长为8位，[x]补＝1.0101100，[y]补＝0.1000110，则 [x]补－[y]补运算的结果是 (③ )。
① 10.1000110 ② 0. 1000110 ③ 负溢出，出错 ④ 正溢出，出错
8．运算器虽然是由有许多部件组成的，但其核心部件是 (② )。
① 数据总线 ② 算术逻辑运算单元 ③ 多路开关 ④ 累加器
9．微程序控制器的速度比组合逻辑控制器慢的主要原因是 (① )。
① 增加了从控制存储器读取微指令的时间 ② 增加了从主存储器读取微指令的时间
③ 增加了从指令寄存器读取微指令的时间 ④ 增加了从磁盘存储器读取微指令的时间
10．已知信息码M(X)＝1110，生成多项式为G(X)＝110l，而接收方收到的CRC校验码D6D5D4D3D2D1D0＝1110110B，则该CRC码的出错位是 ( )。
① D1 ② D2 ③ D4 ④ D6
11．在调相制记录方式中，是利用 ( ④ ) 进行写“0”和写“1”的。
① 写入电流电平的高低变化 ② 写入电流的幅值变化 ③ 写入电流的相位变化 ④ 写入电流的频率变化
12．在计算机系统中，保存系统当前运行状态的部件是 (② )。
① 程序计数器 ② 程序状态条件寄存器 ③累加器 ④ 中断寄存器
二、填空题 ( 12%)
1.CPU中用于存放当前正在执行的指令并为译码部件提供信息的部件是（指令寄存器IR ）。
2.某SRAM芯片的存储容量为64K×16位，在不采用分时复用技术的条件下，该芯片应具有（ 16）根地址线和（ 16）根数据线；如果采用行/列地址分时复用技术，该芯片最少应具有（ ）根地址线。
3.微程序设计的实质是用（ 程序设计）的思想方法来组织操作控制逻辑，用规整的（存储逻辑 ）代替繁杂的组合逻辑。
4.在计算机的存储体系中，为了提高速度，在CPU和主存之间采用了（Cache ），用于存放当前最活跃的程序和数据，其理论根据是（ 程序的局部性原理）原理。
5.一个较完善的指令系统中，按功能分应包含：（ 数据传送）指令、（ 算术逻辑运算）指令、移位指令、堆栈操作指令、字符串处理指令、程序控制指令，输入／输出指令以及系统控制类指令。
6.在中断系统中，CPU一旦响应中断，为了防止其他中断源产生另一次中断干扰现场保护工作，CPU应立即进行（ 关闭中断允许）操作。
7.DMA传送是直接依靠（ 硬件）实现的，可用于外设与内存之间的快速数据直传。
三、是非判断题 ( √表示正确，×表示错误 5%)
1.冯·诺依曼思想的核心是计算机软件、硬件在逻辑功能上等效。
2.在变址寻址中，设变址寄存器中的内容为2000H，指令中的地址部分的值为B9H，采用补码表示，则操作数的有效地址为20B9H。
3.并行接口适于进行近距离数据传输；串行接口适于进行远距离传输。
4.CPU在执行程序过程中接到DMA请求后，必须尽快地在一条指令执行完毕后给予响应。
5.在软件扫描键盘中可以采用逐行扫描法和行列扫描法获得按键的位置码。
四、计算及简答题 （33%）
1.已知某机的浮点数格式如下：
其中：阶码采用移码表示，尾数采用补码表示，基值为均为2。
⑴ 阶码和尾数的位数各自反映了浮点数的什么特性?
⑵ 写出该浮点数所能表示的规格化最小正数和最小负数的十六进制机器数形式及其对应的十进制真值。
⑶ 设该浮点数的十六进制机器数是44480000H，其对应的十进制真值是多少？
⑷ 若44480000H为IEEE754单精度格式浮点数的十六进制表示，则对应的十进制真值是多少？（提示：IEEE754单精度浮点数阶码采用移127码，尾数采用原码表示且小数点前隐含一个1）。
2.图1是实现补码一位乘法的部分逻辑结构图。
⑴ 根据补码一位乘法的运算规则，写出图2中P1、P2处控制逻辑表达式；
⑵ 已知x＝0.1011，y＝－0.1101，利用补码一位乘法计算[x×y]补。（写明详细运算过程）
⑶ 说明采用此逻辑电路进行补码定点小数乘法时，寄存器A、B、C的作用；在第⑵小题的运算过程中，A、B、C的初值和终值分别是什么。
⑷ 如果要提高计算机执行乘法的速度，可以采用哪些措施？
图1
3.设某浮点数采用1位数符，1位阶符，7位阶码，8位尾数，阶码和尾数均采用补码表示。
已知x＝＋(0.111011)2×2+5 y＝－(0.110101)2×2+6。请按浮点运算规则计算 [x＋y]补。（要求写出详细运算步骤，并对结果进行规格化处理）。
4. ⑴ 微指令编码有哪几种常用方式？在分段编码方式中，分段的原则是什么？
⑵ 图2为一微程序流程，微程序中共有16条微指令，用字母A～P表示。该微程序流程中存在两个分支：
① 在分支 a处，利用机器指令操作码（OP）的最低两位（I1I0）控制实现微程序执行的 4路转移；例如：I1I0＝00时，转向微指令D，I1I0＝10时，转向微指令L；
② 在分支 b 处，根据程序执行的状态标志CZ的值决定后继微地址的转向。 即：CZ＝1时，微程序的执行转向微指令F，CZ＝0时，微程序的执行转向微指令J。 请设计该微程序的微指令的顺序控制字段，并为每条微指令分配一个微地址。
图2
五、设计题
1.某机采用单总线结构，CPU可寻址的最大存储空间为64KB，数据总线宽度为8位，存储器按字节编址。采用访存请求信号
（低电平有效）和读写控制信号
（高电平为读，低电平为写）同时控制存储器的读和写。系统当前使用的存储器容量为32KB。其中：
ROM为16KB，采用容量为8K×8bit的ROM芯片，地址范围为0000H～3FFFH。
RAM为16KB，采用容量为8K×4bit的RAM芯片，地址范围为C000H～FFFFH。
⑴ 组成该机的存储器各需多少片ROM和RAM芯片？
⑵ 画出CPU与存储器之间的逻辑连接图。（要注明使用的是什么芯片和门电路）
2.图3给出了一个双总线结构模型机的CPU组成框图。信息传送方向如图所示。图中“○”为控制门，用于控制寄存器与总线之间的接通。ALU可以完成的功能为：
F＝A，F＝B，F＝A＋B，F＝A－B，F＝A＋1，F＝A－1等。
(1)写出执行加1指令 INC X(R0) 的指令流程和控制信号序列。（注：读写主存时，需发出读（Read）或写（Write）信号）
(2)设加1指令 INC X(R0) 第一个字节所在的内存单元的地址为1FFEH，则执行完该指令后，PC的值是多少？
(3)执行加1指令 INC X(R0) 共需访问存储器多少次？
图3
3.图4给出了一个中断控制逻辑线路。
图4
图中：TMi为第i级设备的中断屏蔽触发器， TMi＝1 表示屏蔽该设备的中断请求。（i＝1～6） TDi为第i级设备的完成（或就绪）触发器，
TDi＝1表示第i级设备工作完成或就绪，可以发出中断请求。
IRQi为第i级设备的中断请求触发器。
IRQi＝1表示第i级设备发出中断请求。
INTi为第i级设备向CPU或中断向量地址编码电路传送的中断请求信号。
表1中给出了某时刻各中断源（设备）的状态。
请回答：
⑴ 根据表1提供的信息，哪些设备可能发出中断请求信号使相应的IRQi＝1？
⑵ 根据表1提供的信息，CPU应首先响应哪个设备的中断请求？
⑶ 若CPU响应了设备6的中断请求，问应向哪些设备的中断屏蔽触发器TMi发出中断屏蔽信号，使TMi＝1，以便实现多重中断的处理。
⑷ 如果在CPU执行某用户程序过程中，有了中断源1、4的中断请求，CPU在处理中断源4的中断请求过程中，又有了中断源2、3的中断请求。请画出CPU处理各中断请求的过程。
2022.11.29 23.07更新部分答案，部分答案遗失，请自行作答。
