09 2012 档案

摘要：Error (10773): Verilog HDL error at test.v(275): declaring module ports or function arguments with unpacked array types requires SystemVerilog extensions是因为module的port不允许定义一个寄存器数组，如module test(render_rsn,obj_property,sclk,rsn);reg [31:0] obj_property [9: 0]; 阅读全文

摘要：一般情况下，系统中统一用posedge，避免用negedge，降低设计的复杂度，可以减少出错。在ModelSim仿真中，时钟是很严格的，但是在真实的晶振所产生的clock却是不严格的，比如高电平和低电平的时间跨度不一样，甚至非周期性的微小波动。如果只使用posedge，则整个系统的节拍都按照clock上升延对齐，如果用到了negedge，则系统的节拍没有统一到一个点上。上升延到上升延肯定是一个时钟周期，但是上升延到下降延却很可能不是半个周期。这都会出现问题。FPGA特有的东西：Global CLK。FPGA内部有专门的CLK“线”，和一般的逻辑门的走法不一样，目的是为了保证整个FPGA片内的时 阅读全文

摘要：1，不用去换原来yum源，安装后会产生新repo2，epel会有很多源地址，如果一个下不到，会去另外一个下3，更新时如果下载的包不全，就不会进行安装。这样的话，依赖关系可以保重安装epel32位系统选择：rpm -ivhhttp://dl.fedoraproject.org/pub/epel/6/i386/epel-release-6-7.noarch.rpm64位系统选择：1 rpm -ivhhttp://dl.fedoraproject.org/pub/epel/6/x86_64/epel-release-6-7.noarch.rpm导入key：2 rpm --import /etc/pk 阅读全文