会员
周边
众包
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
zhwh
Powered by
博客园
博客园
|
首页
|
新随笔
|
联系
|
订阅
|
管理
VHDL设计问题
在做算术运算的时候,不可以用std_ulogic_vector,必须是std_logic_vector。
发表于
2015-11-24 11:23
zhwh
阅读(
142
) 评论(
0
)
编辑
收藏
举报
会员力量,点亮园子希望
刷新页面
返回顶部