摘要：
1、同步设计 在同步设计中，由单个主时钟和单个主置位 / 复位信号驱动设计中所有的时序器件。 1）避免使用行波计数器 2）门控时钟 3）双边沿或混合边沿时钟 4）用触发器驱动另一个触发器的异步复位端 2、 时钟/时钟树的属性 一般的时钟，我们都指的是全局时钟，全局时钟在芯片中的体现形式是时钟树。 时 阅读全文
摘要：
参考书目：英文版：《advanced FPGA design》 中文版：《高级FPGA设计，结构，实现，和优化》 解决数字电路中时序问题的八大忠告 忠告一：如果时序差的不多，在1ns以内，可以通过修改综合、布局布线选项来搞定，如果差的多，就得动代码。 忠告二：看时序报告，找到时序最差的路径，仔细看看 阅读全文
摘要：
1.扇出太多引起的时序问题 信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加 buffer 来解决驱动能力，但在插入buffer的同时增加了 route 的延时，容易出现时序报告评分问题。 解决该问题常用方法为进行驱动信号逻辑复制，即对扇出很大的信号产生逻辑进行多次复制， 阅读全文