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摘要： Startecootcamp互动教程 推荐的 在线chisel训练营 是开始和学习chisel的方式。不需要设置(在浏览器中运行)，也不需要有Scala的知识储备。 经典chisel教程 包含小练习和运行在您的计算机上。 开始chisel工程吧 有关如何设置环境以便在本地运行Chisel，请参阅设置 阅读全文

摘要： Chisel是一种硬件设计语言，它有助于ASIC和FPGA数字逻辑设计的高级电路生成和设计重用。 Chisel将硬件构造原语添加到Scala编程语言中，为设计者提供了现代编程语言的强大功能，以编写复杂的、可参数化的电路生成器，从而生成可综合的Verilog。 这种生成器方法允许创建可重用的组件和库， 阅读全文

摘要： 设置、库和对象 setup 、library、object Sysnopsys提供了一个例子，在下面的位置： $synopsys/doc/syn/guidelines 首先，可以在.synopsys_dc.setup里面设置库的位置和一些环境变量。里面包括所使用库的位置，DC涉及到几个库文件： 1、 阅读全文

摘要： 综合分为三个部分：Synthesis= Translate + Mapping + Optimization。 1、 Translate 是将 HDL转化为GTECH库元件组成的逻辑电路，这步通过read_verilog进行（verilog代码），verilog代码被读入后，将会被自动transla 阅读全文

摘要： 本篇章节将对数字电路设计中常用的算法展开详解。 1 德·摩根定律 摩根定律在数学上是一个集合的问题，在数字电路设计是经常会用到，来做一些模型的转换与电路优化。 这两条定律是： 1.(我喜欢你而且你喜欢我）都不成立=(我不喜欢你)或者(你不喜欢我) NOT (A AND B)= (NOT A) OR 阅读全文

摘要： 为什么ASIC的频率可以达到GHz，而FPGA只能达到几百MHz？ 为什么实现同样的电路，ASIC 频率总是比 FPGA 要高？ 简单来看这是FPGA在要求“可重构”的特性时对速度做出的妥协。 FPGA FPGA为了满足可重构的特性，被设计成了一个岛状的逻辑块矩阵电路，每个逻辑块里又有很多个相同的子 阅读全文

摘要： 时序分析的基本步骤： 一个合理的时序约束可以分为以下步骤： 时序约束整体的思路如下： 先是约束时钟，让软件先解决内部时序问题；（在这一步骤中可以适当加入时序例外，以便时序通过） 然后再加入IO的延迟约束； 最后针对没有过的时序，添加时序例外。 1、 IO口的建立时间与保持时间 1.1 输入延迟 外部 阅读全文

摘要： 一般来说，同步系统，都使用异步复位。这是因为同步复位的电路实现，比异步复位的电路实现，要浪费更多电路资源。 工程实践中，确实见过由于未做异步复位的同步处理，而出现大概率系统死机现象（复位的作用域是很大的）。 一、异步复位不安全的原因 1.什么是异步复位 在带有复位端的D触发器中，当reset信号“复 阅读全文

摘要： 1、同步设计 在同步设计中，由单个主时钟和单个主置位 / 复位信号驱动设计中所有的时序器件。 1）避免使用行波计数器 2）门控时钟 3）双边沿或混合边沿时钟 4）用触发器驱动另一个触发器的异步复位端 2、 时钟/时钟树的属性 一般的时钟，我们都指的是全局时钟，全局时钟在芯片中的体现形式是时钟树。 时 阅读全文

摘要： 参考书目：英文版：《advanced FPGA design》 中文版：《高级FPGA设计，结构，实现，和优化》 解决数字电路中时序问题的八大忠告 忠告一：如果时序差的不多，在1ns以内，可以通过修改综合、布局布线选项来搞定，如果差的多，就得动代码。 忠告二：看时序报告，找到时序最差的路径，仔细看看 阅读全文