04 2024 档案
摘要：1、上下拉电阻可以理解如下链接 https://www.zhihu.com/zvideo/1632483324462616576?playTime=61.4 2、IO施密特触发器原理如下链接 花几分钟搞懂施密特触发器原理_哔哩哔哩_bilibili
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摘要：1、IO电平特性 逻辑电平是指一种可以产生信号的状态，通常由信号与地线之间的电位差来体现。逻辑电平的浮动范围由逻辑家族中不同器件的特性所决定 逻辑电平术语输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。输入低电平（Vil）：保证
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摘要：1、set_input_delay/set_output_delay input delay和output delay是在SDC中经常会遇到的问题，看似简单其实还有很多模棱两可的问题的。特别是为什要设置input delay和output delay？常用的30%和70%的原因以及input del
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摘要：有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。 这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级L
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摘要：在FPGA工程中，在调试过程中需要插入ila来验证设计的准确性，但一次验证不能达到设计的初衷，需要反复修改ila来定位问题，往往一个大工程编译、布线时间较长，反复定位问题非常耗费时间。xilinx系列的vivado16.4以上版本支持了类似ic设计的ECO功能。 1、dcp文件 在implement
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