DSM小数分频PLL(一)

DSM小数分频PLL

为了实现锁相环的小数分频以及较优的噪声性能，需要使用delta sigma modulation技术。
从网上搜了个verilog代码，目前只看完累加器部分，代码有问题，纠结了好几天。最后自己改了一部分，并用excel列表验证了一下结果。

Quartus仿真结果

 

EXCEL拟合

 

 

 

对比可以看出，累加器输出的量化噪声序列和进位序列是一致的。
下一步将看看三阶级联、seed选择、阶数系数的代码。