2019年3月12日
verilog--记verilog程序设计的一点心得
摘要： 虽然自己写verilog也不是第一次了，之前也上过几次板了，但是最近才理解一些东西。所以把以前的一些困惑记录下来，如果能够给之后的人带来一点不同，那就最好了。 在数字系统设计的时候，我们往往需要写同步时序逻辑，去控制系统的各种信号。 但是我们经常会遇到同步异步同时出现的情况。最简单的如寄存器，虽然通 阅读全文
posted @ 2019-03-12 13:29 sleep_loke 阅读(272) 评论(0) 推荐(0) 编辑