摘要：
在开篇前先推荐两篇文档，一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ，另一篇是riple兄很早之前推荐过的Multicycles Exception Between Two Synchronous Clock，这两篇都是关于多周期约束很好的上手文档，虽然可以快速上手解决当务之急，但事后不... 阅读全文
摘要：
最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest下外设约束方法，特别是那毫无用户体验而言的Create Generated Clocks用法。 要让外设正确接收FPGA发出的数据，需要dout和clkout满足外设的建立保持时间，如下图所示。 时序分析是基于源reg的Tco... 阅读全文
摘要：
这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，falling delay和 falling clk怎么会分不清呢，字面意思好区分，可要深究在约束里的具体含义，还得花点功夫，下面以ddio接收模块为例说明它们的含义以及碰到的一些问题。 ddio接收模块为双边沿工作模式，如图一所示，ddio_in接入DFFH和DFF... 阅读全文