摘要：
对于不同的时钟域要传递数据的话，需要采用一定的手段，来防止数据传递时产生亚稳态等问题 1、慢时钟域向快时钟域传递数据module low2fast(clk,reset,asyn_in,syn_out,);input clk,reset;input asyn_in;output syn_out;reg q1,q2;always@(posedge clk or posedge reset)if(res... 阅读全文
摘要：
时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 1.1 建立时间与保持时间 建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下.. 阅读全文