2018年5月7日
子模块到顶层模块——例化与调用
摘要： 在Verilog程序中，不可能将所有的代码放在一个文件里面，不同功能的模块封装在一个文件里面，但最终我们要生成最终的系统电路，必须将这些子模块生成一个顶层模块，那么如何生成这样的顶层模块呢？ 给出一个实例， 上图中提出了这样一个问题：如何将三个子模块接成一个顶层模块。这三个子模块分别完成了：与，或， 阅读全文
posted @ 2018-05-07 20:47 少年π 阅读(6286) 评论(0) 推荐(0) 编辑