摘要： 代码 阅读全文

摘要： library IEEE;use IEEE.STD_LOGIC_1164.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned valuesuse IEEE.NUMERIC_STD.ALL; subtype slv is std_logic_vector;signal dpll_counter :std_logic_vector( 4 downto 0 ); dpll_counter = dpll_counter + "00001"; 阅读全文

摘要： Source FilesXapp134 is taken off from Xilinx public website. But the design is still in the Xilinx example designs.C:\Xilinx\11.1\ISE\ISEexamplesClock设计使用两个DCM，其中一个DCM做external feedback，一个DCM做internal feedback，充分利用DCM的deskew功能，使得：内部反馈那个DCM的时钟输出与FPGA时钟输入PIN相位对齐；外部反馈到后端设备的时钟与FPGA时钟输入PIN相位对齐。这样，有四个点的时钟 阅读全文

摘要： 现在就开始精彩的博客之旅！ 阅读全文