随笔分类 -  VHDL

如何实现4分频？
摘要：偶来扔个砖头先举例来说：16M的晶振，让它的输入信号输入4个脉冲的时候翻转一次，这个翻转的输出就是四分频拉。。用CPLD的VHDL语言来做的话：library ieee;use ieee.std_logic_1164.all;entity fp is port( clk :in ... 阅读全文
posted @ 2015-05-26 23:34 IAmAProgrammer 编辑
分频器VHDL描述
摘要：在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A... 阅读全文
posted @ 2015-05-26 23:25 IAmAProgrammer 编辑

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