2020年8月24日
单端口RAM（8bit*16）---verilog实现
摘要： 单端口RAM--verilog实现 阅读全文
posted @ 2020-08-24 22:20 影-fish 阅读(1689) 评论(1) 推荐(0) 编辑
verilog设计一个可预置初值的7进制循环计数器
摘要： 预置循环计数器--实质为计数。 阅读全文
posted @ 2020-08-24 13:34 影-fish 阅读(3711) 评论(0) 推荐(0) 编辑