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2020年9月5日
上周问题--总结
摘要: 不断的思考才能得到提示
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posted @ 2020-09-05 20:29 影-fish
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笔试题-1
摘要: 写不完的笔试题-1
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posted @ 2020-09-05 17:05 影-fish
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2020年8月26日
gvim实用操作技巧总结
摘要: gvim的插入、替换、复制、删除等实用技巧总结
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posted @ 2020-08-26 21:40 影-fish
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2020年8月25日
双端口RAM--verilog实现
摘要: 双端口RAM的verilog实现
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posted @ 2020-08-25 16:11 影-fish
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2020年8月24日
单端口RAM(8bit*16)---verilog实现
摘要: 单端口RAM--verilog实现
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posted @ 2020-08-24 22:20 影-fish
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verilog设计一个可预置初值的7进制循环计数器
摘要: 预置循环计数器--实质为计数。
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posted @ 2020-08-24 13:34 影-fish
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2020年8月21日
设计一个自动饮料售卖机,共有两种饮料,其中饮料 A 每个 10 分钱,饮料 B 每个 5 分钱,硬币有 5 分和 10 分两种,并考虑找零--verilog实现。
摘要: 状态机实现售货机功能
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posted @ 2020-08-21 21:38 影-fish
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2020年8月19日
快时钟域同步到慢时钟域--握手协议--verilog实现
摘要: 前文分析请看:https://www.cnblogs.com/shadow-fish/p/13451214.html 快时钟域同步到慢时钟域--单bit同步代码: module test ( input clka, input clkb, input rst, input d_in, output
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posted @ 2020-08-19 11:23 影-fish
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2020年8月17日
奇数分频--不使用负边沿触发verilog实现(占空比50%)
摘要: 奇数分频电路的代码,有两种情况:①使用带负沿触发的DFF(要求占空比50%),②不使用带负沿触发的DFF; 使用带负边沿触发的:https://www.cnblogs.com/shadow-fish/p/13383903.html 不适用带负边沿触发:实质是向带负边沿触发的DFF靠拢。实验程序为3分
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posted @ 2020-08-17 20:07 影-fish
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2020年8月16日
异步电路中,快时钟域到慢时钟域的信号同步--脉宽拓展
摘要: 快时钟域到慢时钟域的代码补充
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posted @ 2020-08-16 21:19 影-fish
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