2016年5月23日
ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？
摘要： 第一篇 如何将自己写的verilog模块封装成IP核 将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下： 1. 什么是BlackBox - 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计 阅读全文
posted @ 2016-05-23 23:08 清枫唱晚 阅读(2326) 评论(0) 推荐(0) 编辑