避免QuartusII中将没有进行定义的信号自动生成wrie类型
本博文是按照真OO无双博客中的内容编写，因为自己是 不到黄河不死心的人，所以还是自己动手试试。
当然不是怀疑人家的意思，只是觉得——有意思。好奇者莫怪。
果然出现的是warning
果然强大，加进去了出现了error，哈哈
`default_nettype none 强大的一句。哈哈
默认情况下VerilogHDL是 `default_nettype wire
2013/7/20
今天编辑出现了一个问题，还好看了一下warning
以为我在第301行的时候将sda 写成了sad，结果编辑器没有报错，直接生成了一个wrie线信号
1 assign sad = sda_enable ? sda_reg : 1'dz ;
加入了 `default_nettype none 之后出现了报错，而且报错还提示了是因为加了这一句而引起的
