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摘要： 1.This approach allows completely transparent mixed language, mixed-level, and mixed cycle-event simulations. It also lays the foundation for mixed signal simulations.2.External Interface: (1) VHDL: VHPI,OMI (2) Verilog: PLI, VPI, OMI3. After elaboration, Single executable code stream, Affirma NC Si 阅读全文

摘要： 提高设计频率之基本功：流水线设计(pipeline Design) 第一、什么是流水线 流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率（提高处理速度）。% k$ y0 q5 D/ G* ^ SoC Vista -- 开源IP通吃岛" m" O g' L. s( l: P. o; ~ 第二、什么时候用流水线设计7 l( h; A$ T6 O1 Z# M6 ]3 X 使用流水线一般是时序比较紧张，对电路工作 阅读全文

摘要： Quatus_map 分析、综合、映射 阅读全文

摘要： 我们知道，由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率，因此在进行模拟时必须经过compile(ncvlog 命令）以及elaborate(ncelab命令）的步骤。编译之后，针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构，产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。 三命令模式 命令如下： ncvlog -f run.f ncealb tb -access wrc ncsim tb -gui第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可 阅读全文

摘要： Ncverilog使用。2010-05-27 16:31（转）；本人不用c的软件。在NC自带的帮助Cadence NC-Verilog Simulator Help中都可以找到。以下整理自网络，有点乱 :(ncverilog是shell版的，nclaunch是以图形界面为基础的，二者调用相同内核；ncverilog的执行有三步模式和单步模式，在nclaunch中对应multiple step和single stepncverilog的三步模式为：ncvlog(编译) ncelab(建立snapshot文件) ncsim(对snapshot文件进行仿真)基于shell的ncverilog操作(尤 阅读全文

摘要： 一、图像压缩的基本原理 虽然表示图像需要大量的数据，但．图像数据是高度相关的，或者说存在冗余(Redundancy)信息，去掉这些冗余信息后可以有效压缩图像，同时又不会损害图像的有效信息。 数字图像的冗余卡要表现为以下几种形式：空间冗余、时间冗余、视觉冗余、信息熵冗余、结构冗余和知识冗余。 (1)空间冗余：图像内部相邻像素之间存在较强的相关性所造成的冗余。 (2)时间冗余：视频图像序列中的不同帧之间的相关性所造成的冗余。 (3)视觉冗余：是指人眼不能感知或不敏感的那部分图像信息。 (4)信息熵冗余：也称编码冗余，如果图像中平均每个像素使用的比特数大于该图像的信息熵，则图像中存在冗余，这种冗余称 阅读全文

摘要： 1、就CCD和CMOS而言： ADC的位置和数量是最大的不同。CCD曝光结束后，进行电信号转移，将每一行中每一个象元的电荷信号依行序依次传入每行的“缓冲器”中，由底端线路依次将每行的电信号引导输出至 CCD 旁的放大器进行放大，再串联 ADC 输出，此为线阵CCD；另外一种是每行均有放大电路，各行同时将捕捉的当前图像信息进行ADC，既可以同时接受一幅完整的图像信息，此为面阵CCD。 CMOS 的设计中每个像素就直接连着 ADC，电信号直接放大并转换成数字信号。 比较：CCD的特色在于充分保持信号在传输时不失真，透过每一个像素集合至单一放大器上再做统一处理，可以保持图像的完整性；CMOS的制程较 阅读全文

摘要： 寄存器初始化数据 阅读全文

摘要： VGA的实现框架图module sync ( clk_25, rst_b, hsync, vsync, addr, aclr) ;input clk_25;input rst_b;output hsync;output vsync;output[15:0]addr;output aclr;wire clk_25;wire rst_b;wire hsync;wire vsync;reg[15:0] addr;reg hsync_n;reg vsync_n;reg aclr;parameter h_ta = 96,... 阅读全文

摘要： 良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立 一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下： （1） 对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2） 使用有意义的信号名、端口名、函数名和参数名； （3） 信号名长度不要太长； （4） 对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； （5） 对来自同一驱动 阅读全文