摘要：
1.This approach allows completely transparent mixed language, mixed-level, and mixed cycle-event simulations. It also lays the foundation for mixed signal simulations.2.External Interface: (1) VHDL: VHPI,OMI (2) Verilog: PLI, VPI, OMI3. After elaboration, Single executable code stream, Affirma NC Si 阅读全文
摘要：
提高设计频率之基本功：流水线设计(pipeline Design) 第一、什么是流水线 流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率（提高处理速度）。% k$ y0 q5 D/ G* ^ SoC Vista -- 开源IP通吃岛" m" O g' L. s( l: P. o; ~ 第二、什么时候用流水线设计7 l( h; A$ T6 O1 Z# M6 ]3 X 使用流水线一般是时序比较紧张，对电路工作 阅读全文