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摘要： 1.1.7 带有输出阻抗增强的宽摆幅电流镜 下图的结构在[Gatti, 1990]，[Coban, 1994; Martin, 1994]中被提出和使用，与[Säckinger, 1990]的输出阻抗增强电流镜结构很像，除了一个二极管接法的晶体管被加在共源级增强放大器前作为电压转换器。 在输出光，电 阅读全文

摘要： ### 1.1.6 输出阻抗增强电流镜 另一种常用的Cascode电流镜的变种是输出阻抗增强电流镜，一种简单电路形式如下图所示： ![](https://img2023.cnblogs.com/blog/1815493/202308/1815493-20230821113357397-3895433 阅读全文

摘要： ### 1.1.5 宽摆幅电流镜 随着更新的工艺使用沟道长度变得更短，由短沟道效应引起的晶体管输出阻抗退化使得获得合理的放大器增益变得更加困难，这就导致设计者经常不得不使用Cascode电流镜，然而不幸的是，传统Cascode电流镜限制了信号摆幅，这在部分应用中是无法容忍的。好在，还是有并不像之前讨 阅读全文

摘要： ### 1.1.4 Wilson电流镜 另一种高输出阻抗的电流镜是Wilson电流镜，如下图所示：  这是一个使用 阅读全文

摘要： ### 1.1.3 Cascode电流镜 Cascode电流镜是一种高输出阻抗电流镜，其基本结构如下图所示：  首 阅读全文

摘要： ### 1.1.2 源极退化电流镜 简单电流镜可以仅通过两根晶体管实现，其作为电流源的输出阻抗为$r_{ds2}$，为了进一步增加输出阻抗，可以使用一种源极退化电流镜，下图暂时了源极退化电流镜的结构。 ![](https://img2023.cnblogs.com/blog/1815493/2023 阅读全文

摘要： ### 1.1.1 基本电流镜 基本电流镜的结构如下图所示，两个晶体管都工作于饱和区，假设晶体管$Q_1$和$Q_2$完全匹配，并忽略晶体管有限输出阻抗的影响，那么$Q_1$和$Q_2$将会因为相同的栅压$V_{gs}$而输出相同的电流。然而如果考虑晶体管有限的输出阻抗，那么有着更大漏源电压的晶体管 阅读全文

摘要： 模拟集成电路设计系列博客——序言 模拟集成电路的书看了不少，但在实际的项目中总感觉差了点意思。思来想去是对于实际的电路模块缺乏了解。遂决定自行整理一下目前项目中所接触过的各类功能电路模块，以偏向于系统和工程导向的目标作为指导，自行撰写一个博客系列。 因此博客内容会省去经典教材中关于器件原理和Layo 阅读全文

摘要： ## 闲聊AI芯片和存算 ### 引言 存算这个领域早在1990就开始被讨论[^1][^2][^3][^4][^5]（最早的建议可以追溯到1970[^6]），当时的主要思路还是停留在怎么把计算的logic和DRAM做到一起，受限于存储器工艺和逻辑工艺的不兼容问题，这方面的研究进展并不是很顺利。同时m 阅读全文

摘要： ## SystemVerilog总结 过了两个月的时间，把这本《SystemVerilog for Design (Edition 2)》基本上读完了。对SystemVerilog也建立了一些认识。 本书一共十二章，除去第一章是比较笼统的介绍，最后两章主要是设计实例以外，第二章到第十章都是很干货的语 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 10 SystemVerilog extends the Verilog language with a powerful interface construct. Interfaces offer a new p 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 9 This chapter presents the many enhancements to Verilog that SystemVerilog adds for representing and worki 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 8 SystemVerilog enables modeling at a higher level of abstraction through the use of 2-state types, enumera 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 7 SystemVerilog adds several new operators and procedural statements to the Verilog language that allow mod 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 6 The Verilog language provides a general purpose procedural block, called always, that is used to model a 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 5 SystemVerilog adds several enhancements to Verilog for representing large amounts of data. The Verilog ar 阅读全文

摘要： ## 数模混合设计的LVS流程 ### 1. 前言 最近项目到了验证环节，在做LVS碰到了一些问题。网络上也没有文章给出完整的解决方案，自己试了一下，踩了一些坑之后基本上搞定了这个问题，现记录流程供学习交流。 整体流程包括：数字模块单独LVS，模拟模块单独过LVS，数字网表反提原理图，顶层数字sym 阅读全文

摘要： 原定5.9提交数据，因为一些原因9号没来得及完成，遂申请延期到12号，但因为一些突发情况，12号的班车也赶不上了。先痛定思痛，对此次失败做如下总结： 1. 管理 时间规划上过度乐观，规划时仅给完整版图预留了一周时间，但实践证明这个时间是完全不够的。考虑到各种可能的突发情况，拼版后还需要检查drc和l 阅读全文

摘要： SystemVerilog for Design Edition 2 Chapter 4 SystemVerilog User-Defined and Enumerated Types SystemVerilog makes a significant extension to the Verilo 阅读全文

摘要： 0. 前言 去年9月到现在总共做了两次ic的数字部分的开发，第一个设计是一个rfid的逻辑部分，第二个设计是一个多核处理器，我的工作主要是做架构设计以及主体代码的编写，模块代码一般分配给组里的其他研究生做。在做的过程中对一些问题有了反思，主要从工作流，设计约束和代码质量三个角度来做一下总结，希望反思 阅读全文