01 2025 档案

set_multicycle_path的使用
摘要：在设计中有时会碰到部分难以优化的大块组合逻辑，例如我们这次的设计中调用了DW的浮点sqrt的IP，尽管在综合时，工具已经最大effort去简化逻辑，路径上的cell已经基本上全都ulvt了，timing仍然无法在一个周期内满足。 如果是自己设计的电路模块，这种情况下或许可以拆分流水线来处理，但DW 阅读全文
posted @ 2025-01-21 15:48 sasasatori 阅读(80) 评论(0) 推荐(1) 编辑
层次化综合中的uniquify和set_dont_touch问题
摘要：在之前的博客里介绍过了层次化的综合方法。 但在使用该方法时有一个特殊问题需要注意，对于需要多次例化的模块来说，直接设置set_dont_touch属性会导致pr阶段时工具报ununique问题。 参考如下文章，可以知道问题的来源是如果Non_uniquified 网表，多次实例化模块在网表中只有一个 阅读全文
posted @ 2025-01-13 22:12 sasasatori 阅读(89) 评论(0) 推荐(0) 编辑
并行前缀（Parallel Prefix）加法器
摘要：并行前缀（Parallel Prefix）加法器 并行前缀加法器的基本介绍 二进制加法器是目前数字计算单元中的重要模块，基础的加法器架构包括行波进位加法器（Ripple Carry Adder），超前进位加法器（Carry Look-Ahead Adder），进位选择加法器（Carry Select 阅读全文
posted @ 2025-01-09 20:49 sasasatori 阅读(150) 评论(0) 推荐(0) 编辑
DesignWare IP使用——层次化综合加快总体综合速度
摘要：记录一下目前综合时遇到的一点小问题。 目前的设计的计算模块里大量使用了DW IP，包括浮点除法器，浮点加减法器，浮点乘法器，浮点求根器，浮点比较器等每个各32个，直接综合的话会发现这些大的计算单元每个都需要进行mapping，会导致综合的总时长长的难以想象（可能需要数天的时间）。 分析其原因，主要就 阅读全文
posted @ 2025-01-03 20:56 sasasatori 阅读(145) 评论(2) 推荐(0) 编辑

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