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2024年3月13日
一个SystemC线程与SystemVerilog线程通信的例子
摘要： 由于项目需要，现在编写了一个systemc的reference model要加入到一个systemverilog的uvm框架里面去。 现在碰到的问题是systemc这边的model是以线程的模式持续运行的，而不是发一个input package给一个output package的模式，因此需要实现： 阅读全文
posted @ 2024-03-13 17:56 sasasatori 阅读(202) 评论(0) 推荐(0) 编辑