05 2023 档案
摘要：SystemVerilog for Design Edition 2 Chapter 6 The Verilog language provides a general purpose procedural block, called always, that is used to model a
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摘要：SystemVerilog for Design Edition 2 Chapter 5 SystemVerilog adds several enhancements to Verilog for representing large amounts of data. The Verilog ar
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摘要：## 数模混合设计的LVS流程 ### 1. 前言 最近项目到了验证环节，在做LVS碰到了一些问题。网络上也没有文章给出完整的解决方案，自己试了一下，踩了一些坑之后基本上搞定了这个问题，现记录流程供学习交流。 整体流程包括：数字模块单独LVS，模拟模块单独过LVS，数字网表反提原理图，顶层数字sym
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摘要：原定5.9提交数据，因为一些原因9号没来得及完成，遂申请延期到12号，但因为一些突发情况，12号的班车也赶不上了。先痛定思痛，对此次失败做如下总结： 1. 管理 时间规划上过度乐观，规划时仅给完整版图预留了一周时间，但实践证明这个时间是完全不够的。考虑到各种可能的突发情况，拼版后还需要检查drc和l
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摘要：SystemVerilog for Design Edition 2 Chapter 4 SystemVerilog User-Defined and Enumerated Types SystemVerilog makes a significant extension to the Verilo
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摘要：0. 前言 去年9月到现在总共做了两次ic的数字部分的开发，第一个设计是一个rfid的逻辑部分，第二个设计是一个多核处理器，我的工作主要是做架构设计以及主体代码的编写，模块代码一般分配给组里的其他研究生做。在做的过程中对一些问题有了反思，主要从工作流，设计约束和代码质量三个角度来做一下总结，希望反思
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摘要：## 数字asic流程实验（EX）VCS+Verdi前仿真&后仿真 ### 1. 前言 写数字asic流程实验系列博客已经过去一年多了，现在也算结束了纯小白的状态，稍微有了一些数字前端开发经验。在老的系列教程里面用的前仿后仿工具还是modelsim，实际上业界主流工具还是功能更强大的VCS和Verd
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摘要：SystemVerilog for Design Edition 2 Chapter 3 SystemVerilog extends Verilog’s built-in variable types, and enhances how literal values can be specified
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