07 2021 档案
摘要：我是临近放暑假时从导师处拿到的做数字asic流程实验的任务，由于人不在学校，无法使用校内服务器，不得不自己上网找软件，工艺库等等，花了不少的心思。又因为环境全是自己搭建，Verilog也是自己编写，没有直接用实验给的，导致踩了不少稀奇古怪的坑，如物理库（physical lib）的文件由于文件名的冒
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摘要：## 数字asic流程实验（六） 静态时序分析&等效性检验&后仿真 ### 1.静态时序分析 PrimeTime（以下简称PT）是Synopsys的一个全芯片、门级静态时序分析工具，是当今大型芯片设计的设计和分析流程的重要组成部分。 时序分析手段可分为动态时序分析（Dynamic Timing Si
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摘要：## 数字asic流程实验（五） ICC布局布线 ### 1.IC Compiler简介 IC Compiler（以下简称ICC）是Synopsys公司用于把门级网表转换成代工厂可用于掩膜的版图信息的工具。其基本工作流程为 - 数据准备（Data Setup）：将门极网表、约束文件、元件库、工艺文件
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摘要：## 数字asic流程实验（四） DC综合 ### 1.Design Compiler 简介 Design Compiler（以下简称DC）是Synopsys公司用于做电路综合的核心工具，可以将HDL描述的电路转换为基于工艺的门级网表。 逻辑综合分为三个阶段： - 转译（Translation）：把
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摘要：## 数字asic流程实验（三） Verilog编写&前仿真 ### 1.Verilog编写 本次实验要实现的是一个三级抽取CIC滤波器，抽取系数为64。回顾上一章节中的CIC滤波器结构，可以发现其硬件实现是非常简单的，积分器的部分通过加法器与D触发器即可实现，降采样通过分频器实现，梳状器的部分则通
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摘要：## 数字asic流程实验（二） CIC滤波器原理简述 ### 1.概述 本次实验需要实现的数字ASIC为一个CIC滤波器，CIC滤波器是一种FIR数字滤波器，其优点为结构简单，与一般的FIR数字滤波器相比，不需要大量的乘法器，只需要加法器和延时，大大简化了运算过程，也不需要存储器保存滤波器系数；其
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摘要：## 数字asic流程实验（一） 环境准备 ### 1.前言 该系列博客主要参考北京理工大学《基于标准单元法数字集成电路设计》实验课程指导书，进行了数字ASIC从设计到实现所需要的**源代码（Verilog）编写**，**前仿真**，**逻辑综合**，**布局布线**，**静态时序分析**，**等效
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