| 设计文档检查 |
设计文档完善且与最新设计版本保持一致 |
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| 验证文档检查 |
验证文档完善且记录了全部验证用例及结果 |
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| 验证范围检查 |
验证条目已经覆盖了所有的电路模块以及整体电路 |
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| 功能覆盖率检查 |
数字设计规定模块功能覆盖率验证达标 |
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| 代码覆盖率检查 |
数字设计规定模块代码覆盖率验证达标 |
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| 工艺角仿真检查 |
模拟设计规定模块工艺角仿真查验无误 |
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| 蒙特卡洛仿真检查 |
模拟设计规定模块蒙特卡洛仿真查验无误 |
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| 混合仿真检查 |
数字模拟模块接口混合仿真查验无误 |
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| 回归测试检查 |
最新的代码/电路已经通过全部回归测试 |
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| 综合前检查 |
数字设计RTL代码无误，SDC约束编写符合设计文档 |
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| Spyglass检查 |
数字设计RTL通过Spyglass检查，报告分析无问题 |
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| 综合后检查 |
数字设计综合后report_design，report_timing报告分析无问题 |
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| 综合一致性检查 |
数字设计综合后网表Formality检查通过 |
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| 网表仿真检查 |
数字设计DC综合后网表仿真回归测试通过 |
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| 后端报告检查 |
数字设计timing signoff报告分析各工艺角无时序违例 |
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| 后端一致性检查 |
数字设计DC后端网表Formality检查通过 |
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| 后仿真检查 |
数字设计时序反标网表后仿真检查通过，模拟设计后仿真通过 |
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| Logo检查 |
芯片上有Logo便于bonding确定正方向 |
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| LVS检查 |
芯片整体LVS检查无误 |
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| DRC检查 |
芯片整体DRC检查无误 |
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| ANT检查 |
芯片整体ANT检查无误 |
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| GDS检查 |
上传的GDS进行checksum检查无误 |
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| Tape-out检查 |
对照Foundry的Tape-out Form和报告检查无误 |
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