模拟集成电路设计系列博客——8.1.3 锁相环的锁相过程

8.1.3 锁相环的锁相过程

为了理解PLL的锁相过程，我们可以考虑一个简单的例子。假定分频系数\(N=1\)，从而\(\phi_{div}=\phi\)。更进一步，假定输入信号一开始等于VCO的自由运行频率，系统一开始锁定在\(\phi_d=0\)，Dion给滤波器的输出\(V_{cntl}\)也等于零。接着，假定输入频率缓慢增加，这会导致其超前于VCO输入，对应的产生相位差\(\phi_d=\phi_{in}-\phi>0\)。在段时间后（大概是低通滤波器的时间常数）低通滤波器的输出变为正。由于两个波形现在被认为有小的频率差，相位差，以及低通滤波器的输出，会缓慢的增加。但是，\(VCO\)的频率正比例于控制电压，因此增加低通滤波器的输出会导致VCO的频率也开始增加，直到其再次与输入信号线等，从而保证两个信号同步（锁相）。当然，如果输入信号的频率下降，那么就会发生相反的过程。具体来说，鉴相器的均值会变为负，在通过低通滤波器的平均之后，将会驱动VCO的频率降低直到其再次等于输入信号频率，两个信号再次同步。可以看到锁相环由于VCO的输出相位与输入信号相位之差形成环路负反馈保持锁相。

上面的讨论很容易拓展到\(N\neq1\)的情况。分频器确保VCO输出的相位与频率\(N\)倍于馈入鉴相器的时钟。环路的负反馈与高直流增益强迫两个输入鉴相器的信号相位相等。因此，可以看到锁相的PLL可以产生一个精确的\(N\)倍于输入信号的输出时钟，并且能够跟周参考输入的相位变化。