模拟集成电路设计系列博客——7.4.2 Σ-Δ ADC的系统架构

7.4.2 Σ-Δ ADC的系统架构

一个Σ-Δ 过采样ADC的架构如下图所示：

第一级是一个连续时间抗混叠滤波器，需要限制输入信号低于过采样频率\(f_s\)的一半。当过采样率很大时，抗混叠滤波器往往可以分常见大，例如一个简单的RC低通滤波器。在抗混叠滤波器之后，连续时间信号\(x_c(t)\)被采样保持电路进行采样。信号随后被\(\Delta \Sigma\)调制器处理，将模拟信号转换成噪声整形后的低分辨率数字信号。系统中的第三个模块是抽取器。其将过采样的零分辨率数字信号转换成更低采样率的高分辨率数字信号，一般是输入信号所需带宽频率的两倍。抽取滤波器可以被简单理解成是一个低通滤波器跟一个降采样器，尽管在许多系统中抽取器是通过多级实现的。需要注意的是，在许多实现中，\(\Delta \Sigma\)调制器是通过开关电容电路实现的，因此并不需要采样保持电路，因为连续时间信号自动的被开关电容\(\Delta \Sigma\)​调制器的开关和输入电容进行了采样。后续我们会讨论各个组成部件的细节。

下图展示了一些示例的信号频谱：

在数字音频处理中，采样频率可能是\(f_s=5.6448MHz\)，\(f_0=44.1kHz\)，代表过采样率为128。此处，输入信号\(x_c(t)\)被采样保持，产生信号\(x_{sh}(t)\)。这个采样保持信号被输入到\(\Delta \Sigma\)调制器中，输出为1bit数字信号\(x_{dsm}(n)\)。这个1bit数字信号被认为与输入信号\(x_c(t)\)线性相关（精确到多位分辨率比特），尽管其包含了大量带外量化噪声。为了消除这些带外量化噪声，使用一个数字抽取滤波器。概念上，可以理解成抽取过程首先通过使用数字低通滤波器来减小量化噪声，产生多比特信号\(x_{lp}(n)\)。注意这个低通滤波器同时也去除了任何原始输入信号\(x_c(t)\)中的高频信号分量，因此同样也作为一个抗混叠滤波器将信号限制在最终输出采样率\(2f_0\)的一半，相对于在输入处的抗混叠滤波器，其只需要将信号限制在频率小于\(f_s/2\)。相反，在奈奎斯特ADC中，\(f_s\)只是略微大于\(2f_0\)，模拟抗混叠滤波器必须要有非常尖锐的截断来防止任何不想要的信号分量（包括热噪声）混叠到感兴趣频带中。因此，过采样ADC需要额外的数字低通滤波器，但是对模拟抗混叠滤波器的要求更少，这在集成电路中经常是一个好的tradeoff。

接下来，\(x_{lp}(n)\)被\(2f_0\)重新采样以获得\(x_s(n)\)，方式是简单的以过采样率的分数进行保持采样，并丢掉其他的部分。在上图中，过采样率只有6，而在大多数典型商业应用中是64或128。抽取过程并不会造成任何信息上的丢失，因为原始信号的带宽被认为只有\(f_0\)。换而言之，信号\(x_{lp}(n)\)有着荣誉信息，因为他是一个过采样信号，它的频谱信号都在\(\pi\)一下，通过丢弃采样，频谱信息分布到了0到\(\pi\)。最后，需要注意的是实际上并不需要真的构造信号\(x_{lp}(n)\)，数字电路的复杂度可以通过将数字低通滤波器和降采样模块进行组合来简化，直接产生最终的降采样信号\(x_s(n)\)。最终的信号\(x_s(n)\)一般是在数字音频应用中有着16bit分辨率。

接下来我们观察哪个模块最影响过采样ADC系统的线性度。在后续的\(\Delta \Sigma\)调制器中，注意内部的1bit DAC用于将其输出信号与输入信号进行组合，在超出感兴趣频带，这两个信号接近相等。作为结果，\(\Delta \Sigma\)调制器的整体线性度严重依赖于其内部DAC的线性度。例如，在一个非线性内部DAC和一个缓慢斜坡输入信号的情况中，DAC输出的低频分量会等于斜坡。但是数字输入DAC的低频分量会是一个非线性斜坡（由DAC的非线性引起）。由于剩余的数字电路是线性的，整体的过采样ADC的线性度最依赖于实现一个\(\Delta \Sigma\)调制器内部的线性DAC。事实上，内部ADC（如果是多比特的）的非线性度只对整体转换器的线性度有非常小的影响，因为反馈回路中的高增益补偿了这种非线性。