《阻变存储器 Resistive Random Access Memory(RRAM)》——从器件到阵列结构（From Devices to Array Architectures）

《阻变存储器 Resistive Random Access Memory(RRAM)》——从器件到阵列结构（From Devices to Array Architectures）

[原] Shimeng Yu ，[译] Yiyang Yuan

摘要（Abstract）

阻变存储器（Resistive Random Access Memory，RRAM）技术在过去的数十年间重大进步使得其成为下一代非易失存储（Non-Volatile Memory，NVM）的充满竞争力的候选之一。本书是基于金属氧化物的RRAM技术从器件制造到阵列结构设计的综合性教程。本书总结了RRAM器件性能，特性，建模技术，并讨论到了RRAM集成到有外围电路的大规模阵列中的设计考虑。

第二章介绍了用于消除成型（Forming）过程的RRAM器件的制造工艺与方法，并展示其微缩到10nm以下工艺节点的能力。然后介绍了诸如编程速度，差异性控制，多级操作等器件性能。最后讨论了循环耐久性和数据保持等可靠性问题。

第三章讨论了RRAM的物理机制，以及用于观察导电细丝的材料表征技术和研究电子传导过程的电表征技术。还介绍了用于模拟导电细丝演变的数值建模技术以及用于电路级设计的精简器件建模技术。

第四章讨论了两种常见的用于大规模集成的RRAM阵列结构：单晶体管单电阻（ one-transistor-one-resistor (1T1R)）结构和带有选择器件的交叉点结构，介绍了读/写方案，并讨论了外围电路设计的注意事项。最后介绍了用于制造超高密度RRAM阵列的三维集成方法。

第五章是一个简短的总结，并展望RRAM在NVM应用之外可能的创新型引用。

关键词：RRAM，ReRAM，电阻开关（阻变），NVM

第一章（Chapter 1）. 阻变存储器技术的介绍（Introduction to RRAM Technology）

1.1 新兴存储技术的概览（Overview of Emerging Memory Technologies）

如今的计算机系统的功能与性能日渐依赖于存储子系统的特性。存储子系统有一个众所周知的层次结构：从顶层到底层，SRAM，DRAM和FLASH分别是用于缓存(Cache)，内存（Main Memory）与固态硬盘（solid-state-drive (SSD)）的主流存储技术。层次越往上，存储器的读/写延迟越小，层次越往下，存储器的容量越大。所有的这些主流存储技术都是基于电荷存储机制，SRAM间电荷存储在交叉耦合反相器的存储节点，DRAM将电荷存储在单元电容器中，FLASH将电荷存储在晶体管的浮栅上。所有这些基于电荷的存储技术由于在微小尺寸下容易丢失掉存储的电荷，导致性能，可靠性，噪声容限的下降等，因此在微缩到10nm以下的节点时都面临着挑战。在此背景下，业界正在积极研究和开发基于非电荷的新兴存储器技术，以期彻底改变存储器层次结构 ^[1]。

存储器的理想特性包括：快的读/写速度（<ns），低操作电压（<1V），低能耗（读/写时~fJ/bit），长数据保持时间（>10年），长读/写循环耐久性（>\(10^{17}\)轮），以及出色的可微缩性（<10nm）。尽管如此，在单个"通用"存储器中满足这些理想特性几乎是不可能的。一些新兴的非易失存储（NVM）技术正被追求用于实现部分的这些理想特性。这些新兴的NVM候选者包括自旋转移矩磁阻随机存取存储器（spin-transfer-torque magnetoresistive random access memory（STT-MRAM））^[2]，相变随机存取存储器（PCRAM）^[3]，以及阻变存储器（RRAM）^[4]。这些新兴NVM技术有着共同的特点：它们都是非易失性两端器件，且它们都是通过在高阻态（ high resistance state (HRS, 或 off-state)）与低阻态（ low resistance state (LRS, 或 on-state)）间开关以区分状态。两种状态间的转换可以通过输入电信号来触发。但是对于不同的存储器，具体的开关物理原理是非常不同的：MTT-MRAM依靠STT-MRAM依赖于由薄隧道绝缘层隔开的两个铁磁层的平行配置（对应于LRS）和反平行配置（对应于HRS）之间的电阻差异；PCRAM依赖于硫族化物材料在结晶相（对应于LRS）和非晶相（对应于HRS）之间开关；而RRAM 依赖于两个电极之间绝缘体中导电细丝的形成（对应于 LRS）和断裂（对应于 HRS）。因为不同的物理机理，这些新兴NVM技术间的器件特性也是有差异的。表1.1比较了新兴存储技术和主流存储技术的典型器件特性。应当被指出的是，不同的新兴NVM器件应当根据他们的独特特性被应用在不同的领域。如表1.1所示，与SRAM相比，STT-MRAM有着更小的单元面积的又是，且STT-MRAM保持了低编程电压、快速读/写速度和长寿命，因此 STT-MRAM 对片上嵌入式存储器具有吸引力，例如在最后一级缓存上的对SRAM的替换^[5]。相比与FLASH，RRAM由于其低变成电压和快读写速度而更具有吸引力，因此RRAM的主要目标是替换NOR FLASH作为代码存储，且有着替换NAND FLASH作为数据存储的野心^[6]。除了替代现有的存储技术，新兴的NVM技术也有着通过增加更多的层级从而变革如今的存储层级的潜力，例如在主内存和存储内存之间创建存储类内存级别^[7]。此外新兴存储和主流存储的融合系统也是很有吸引力的，例如间RRAM作为NAND FLASH的缓存^[8]。

1.2 阻变存储器基础（RRAM Basic）

1960年代，首次报道了阻变现象，即例如金属氧化物等绝缘体在施加大电压时发生电阻变化^[9]。最近的阻变研究的复兴可以追溯到钙钛矿氧化物（如\(Pr_{0.7}Ca_{0.3}MnO_3\)^[10]，\(SrZrO_3\)^[11]，\(SrTiO_3\)^[12]等）中滞后 I-V 特性的发现，在1990年代末以及2000年代初，自三星于 2004 年展示集成了 180 nm 硅 CMOS 技术的 NiO RRAM 阵列以来^[13]，随着各种二元氧化物阻变样例（注1）的出现（如\(NiO\)^[14]，\(TiOx\)^[15]，\(CuOx\)^[16]，\(ZrOx\)^[17]，\(ZnOx\)^[18]，\(HfOx\)^[19]，\(TaOx\)^[20]，\(AlOx\)^[21]等），由于材料的简单性和与硅 CMOS 制造工艺的良好兼容性，阻变技术的研究活动进展如火如荼。在2008年末，惠普实验室将电阻器件与忆阻器的理论概念联系起来^[22]。（注2）

广义上来说，目前共有两种RRAM。第一种是基于由氧空位组成的导电细丝，通常称为氧化物基RRAM，第二种是基于由金属原子组成的导电丝，也称为导电桥RAM（CBRAM）。CBRAM 依靠快速扩散的 Ag 或 Cu 离子迁移到氧化物（或硫属化物）中来形成导电桥。尽管阻变依赖于不同的物理机制，但这两种RRAM有着很多共同的器件特性，且阵列结构设计时的考虑也是非常相似的。在本书中，我们重点关注第一种，即氧化物基RRAM（注3）。有一些针对氧化物RRAM的文献综述，如^{[23][24][25][4:1]}。对于CBRAM，可以参考综述^[26]。

到目前为止，已经有数十种二元氧化物被发现表现出了阻变行为。他们中的多数是过渡金属氧化物，也有部分为镧系金属氧化物。文献中提出的阻变氧化层材料和电极材料总结在表1.2中。除金属外，导电氮化物，例如$ TiN\(、\)TaN$，也常用作电极材料。

注1：这些表现出阻变特性的二元氧化物通常是非化学计量的，因此下表x在本书中用于表示氧同位素成分

注2：为了同意属于并间重点放在技术进步上，RRAM在本书中代指忆阻器

注3：若无特殊说明，本书中名词“RRAM”代指基于氧空位的二元氧化物存储器

在开始本书的讨论之前，我们首先介绍一些关于 RRAM 的基本概念和术语。图1.1（a）展示了RRAM 典型的金属-绝缘体-金属器件结构：夹在两个电极间的薄氧化层。从 HRS 到 LRS 的开关称为“置位”（Set）过程。反之，从 LRS 到 HRS 的开关事件称为“重置”（Reset）过程。通常对于刚制备的RRAM，其初始电阻非常高，第一个周期需要很大的电压来触发后续周期的开关行为。 这被称为“成型”（Forming）过程。RRAM 的开关模式可大致分为两种：单极和双极。图1.1(b)与(c)展示了这两种开关模式的I-V特性曲线。单极开关是指电阻开关的方向取决于施加电压的幅度，而不取决于施加电压的极性，因此置位/复位可以发生在相同的极性。如果单极性开关可以对称地发生在正电压和负电压下，它也被称为非极性开关模式。双极开关意味着开关方向取决于施加电压的极性。因此，置位只能发生在一个极性上，而复位只能发生在相反的极性上。对于任何一种开关模式，为避免在形成/置位过程中发生永久性介质击穿，需要确保器件工作在一个合适的电流下，该电流通常由半导体参数分析仪在片外测试期间提供，或者更可行的是，通过片上的单元选择器件（如晶体管、二极管或串联电阻）控制电流。为了从单元读取数据，需要施加不影响存储器状态的小读取电压来检测单元是处于HRS还是LRS。

根据观察，电极材料对氧化物 RRAM 的开关模式有显著影响。即使是有着相同氧化物材料，但是电极材料不同，开关模式也可能会是不同的。因此可以推断开关模式不是氧化物本身的固有特性，而是氧化物材料和电极/氧化物界面的特性。在大多数情况下，单极模式是用贵金属（例如 \(Pt\)）作为顶部和底部电极来获得的。 用可氧化材料（如 \(Ti\) 或 \(TiN\)）代替电极之一，就获得双极模式。对于双极模式，其成功复位需要反向场，因为存在界面氧屏障（例如，\(TiON\)）^[27]。如果两个电极都是可氧化的，则双极的吸氧能力应该存在一些不对称性。一种典型的结构是\(TiN\)/金属/氧化物/\(TiN\)（注4），例如\(TiN\)/\(Ti\)/\(HfOx\)/\(TiN\)^[19:1]，\(TiN\)/\(Hf\)/\(HfOx\)/\(TiN\)^[28]，其中金属覆盖层起到吸氧层的作用。通常单极模式相比双极模式需要更大的重置电流，也表现出更大的变异性。因此如今的RRAM研发更加关注双极型模式，在本书中我们也将专注于双极型模式。（注5）

（注4）：若无特殊说明，本书中的层叠顺序是从顶层电极到底层电极

（注5）若无特殊说明，本书中讨论的开关模式为双极型模式：

为了进一步理解为什么RRAM器件能够作为NVM工作，此处以台湾工业技术研究院 (Industrial Technology Research Institute，ITRI) 的基于 HfOx 的 RRAM ^[19:2][29] 的器件特性为例。图1.2（a）展示了单元尺寸为 30 nm，TiN/Ti/HfOx/TiN 叠层凹结构器件的透射电镜（Transmission Electron Microscopy (TEM)）照片。图1.2（b）展示了该RRAM单元的典型I-V曲线。施加200μA的正向置位电流，该器件展现出双极开关特性。图1.3（c）展示了编程循环耐久特性。置位/重置编程条件为500μs宽度的+1.5V/-1.4V脉冲，在\(10^6\)次开关后电阻开关比（on/off ratio）仍然大于100。图1.2（d）展示了数据保持测试结果。器件在150℃下烘烤，使用简单的线性外推法可以推测出使用寿命为10年。

1.3 阻变存储器技术近期的研究与发展（Recent Research and Development of RRAM Technology）

过去十年氧化基RRAM的进展非常迅速。特别是使用与硅 CMOS 制造工艺兼容的材料的二元氧化物在行业中得到了深入的研究和开发。在2000年代中期，早期的RRAM器件有着大器件面积（>>\(μm^2\)），大器件电流（~\(mA\)），长编程时间（\(>μs\)），低耐久性（<\(10^3\)轮）以及很大的成型电压( ~\(10V\))。现在，许多这些不足之处都已被克服。尺寸在10nm及以下的器件样例已经出现^[28:1][30]，编程电流现在大约为几十 µA 或几 µA，编程速度在几十纳秒或几纳秒的量级，编程耐久周期通常大于 \(10^6\) 次，最高可达 \(10^{12}\) 次 ^[31]，保持时间在 150°C 时大于3000 小时，在 85°C 时超过 10 年^[20:1]，并且可以通过缩小氧化层厚度来消除成型过程^[32]，也可以使用其他氧化物层叠处理方案。多数这些良好特性都在\(HfOx\)或\(TaOx\)系统中被报告。此外还有2比特和3比特的多级操作的样例^[33][34]。具有外围电路，容量从4Mb到32Gb的芯片级RRAM阵列宏也已被工业界制造出来^[35][36][37]，这些都表明 RRAM 是一种可适用于实际应用的 NVM 技术。

本书组织如下，第二章将讨论 RRAM 器件制造技术和消除成型工艺的方法，并将展示其可到 10 nm以下的可微缩性。然后介绍了器件的编程速度、变异性控制和多级操作等性能，最后讨论了循环耐久性和数据保持等可靠性问题。第三章讨论了RRAM的物理机制，通过材料表征技术观察导电细丝，电学表征技术研究电子传导过程。 还将介绍用于模拟导电细丝演变的数字器件建模技术以及用于电路级设计的精简化器件建模技术。第四章将讨论用于大规模集成的两种常见 RRAM 阵列架构：单晶体管单电阻 (1T1R) 和带选择器的交叉点架构。 介绍了读/写方案，并讨论了外围电路设计注意事项。 最后，介绍了一种用于构建超高密度 RRAM 阵列的 3D 集成方法。第五章是一个简短的总结，将展望 RRAM 在 NVM 应用之外的潜在新应用。

第二章（Chapter 2）. 阻变存储器的制造与性能（RRAM Device Fabrication and Performances）

2.1 器件制造：免成型性以及可微缩性（Device Fabrication: Forming-Free and Scalability）

金属氧化物RRAM器件的制造主要使用传统的半导体制造工具，它与需要低温 (<400°C) 的硅 CMOS 后道 (back-end-of-line，BEOL) 工艺兼容。为了沉淀阻变氧化物层，需要使用两种典型的方法：（1）物理气相沉淀（physical vapor deposition，PVD）即从金属靶材溅射，然后在氧气环境中进行退火或在氧气环境中进行反应溅射，溅射温度可以低至室温；（2）在水或臭氧环境中从金属有机前体进行原子层沉积 (atomic layer deposition，ALD)，典型的 ALD 温度约为 200°C。再本章节中，我们将使用欧洲微电子研究所 IMEC 的 \(TiN/Hf/HfOx/TiN\) 器件^[28:2]来说明 RRAM 单元设计及其对成型行为的影响。IMEC 器件基于 65 nm 硅 CMOS 工艺，构建在晶体管的漏极接触通孔之上。图2.1（a）展示了RRAM BEOL集成的过程：在晶体管完成前道 (front-end-of-line ，FEOL) 工艺后，通过 PVD 沉积底部电极 TiN，然后进行化学机械平坦化 (chemical mechanical planarization，CMP)。\(HfOx\)阻变层通过ALD进行沉淀，然后通过PVD沉积Hf覆盖层和TiN顶部电极。Hf 覆盖层用作吸氧层，从 \(HfOx\) 层吸引氧元素并使其低于化学计量 (x<2)。最后，顶部电极被图案化，然后是顶层钝化。图2.1（b）到（d）展示了制造有效尺寸为10nm × 10nm的单元的TEM照片。

有两个关键的几何参数（HfOx 厚度和 Hf 覆盖层厚度）会影响器件特性（尤其是成型行为）。此外，成型电压是器件面积的强函数。图2.2（a）展示了成型电压随着器件面积的减小而增加。这是因为成型过程类似于电介质软击穿，且渗透理论^[38]表明了击穿电压取决于缺陷数量而不是电介质层中的缺陷密度。随着尺寸缩小，制造缺陷（即氧空位）的数量减少，形成渗透导电路径的可能性降低，因此需要更高的电压来产生更多的缺陷和导电丝。图2.2（a）同时展示了多晶 \(HfOx\) 具有比非晶 \(HfOx\) 更低的成型电压，这可能是通过晶界的泄漏导致的。通常，通过 ALD 沉积的 \(HfOx\) 是非晶态的，600°C 的退火可使薄膜部分结晶。然而，多晶 \(HfOx\) RRAM 的性能不如非晶 RRAM。为了降低成型电压，降低 \(HfOx\) 层厚度是一种更好的方法。对于 10 nm×10 nm 单元，成型电压从 10 nm \(HfOx\) 层的 5.3 V 降低到 5 nm \(HfOx\) 层的 2.3 V，最终实现了 2 nm \(HfOx\) 层的免成型性（成型电压和后续的置位电压都<1 V）。在如此薄的厚度下，需要精确控制电极表面粗糙度，以防止由于氧化物薄膜的不连续性而导致短路；由于 ALD 具有均匀的覆盖能力，因此是一种更好的制造方法。此外，较厚的金属覆盖层可以降低成型电压，如图2.2（b）所示，这是因为它可能会从氧化层中吸引更多的氧元素。然而，制造免成型器件的方法，例如通过更厚的金属覆盖层来减少氧化物厚度和增加初始缺陷密度，也可能会严重降低氧化物层的电阻率并牺牲存储器开/关比。

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事实证明，RRAM 的可微缩性非常好，亚 10 纳米器件已被成功制造。例如，在晶体管侧壁制造了一个非常小的有源尺寸为 1 nm×3 nm 的基于 \(HfOx\) 的 RRAM^[30:1]，且表现出相当好的性能，如开/关比 (>100)、耐用性 (>\(10^4\) 次循环) 和数据保持能力 (250°C条件下，> \(2×10^4\) h)。图2.3展示了IMEC 的基于 \(HfOx\) 的 RRAM 的器件参数的随尺寸缩小的变化趋势，例如置位/复位电压，以及从 1 µm×1 µm 到 10 nm×10 nm 的开/关比。可以看出，所有这些器件参数对单元面积的依赖性非常弱，这与前面讨论的成型电压不同，这表明存在丝状开关机制。一旦 RRAM 器件经过了成型，在随后的操作中，阻态切换发生在比实际器件尺寸小得多的局部区域。导电丝的横向直径可以从几十纳米到几纳米，有LRS下的电流决定。 沿着导电细丝方向，因为导电细丝仅部分破裂，用于阻态切换的有源区域也被限制（可能在一或两纳米内）。

2.2 器件性能（Device Performances）

在本节，我们将讨论器件性能，包括变成速度，变异性和多级操作。RRAM的编程速度可以快到几纳秒。但是，编程速度是编程电压的强函数。图2.4展示了 IMEC 的基于 \(HfOx\) 的 RRAM 的置位/复位电压和置位/复位脉冲持续时间之间的关系。粗略地说，增加约 0.25 V 和 0.5 V 的编程电压将使 1 µm 单元和 10 nm 单元的编程速度分别提高一个数量级。这种指数电压-时间关系归因于氧空位的产生和迁移物理的能垒降低效应^[39]。虽然通过提高编程电压，RRAM 的编程速度通常可以提高到 10 ns 以下，但应注意防止使用大电压对单元造成损坏。迄今为止，由于片外测量的困难，亚纳秒范围内的编程速度几乎没有被探索，例如，焊盘和电缆的寄生电容会显著扭曲亚纳秒范围内的波形。尽管如此，ITRI的基于 \(HfOx\) 的 RRAM 报告了 300 ps 的编程速度，而这 300 ps 实际上受到仪器速度的限制^[40]。 RRAM 的固有切换速度限制可能更快，因为可以从重离子撞击辐射实验中观察到可以切换 RRAM 状态的单粒子翻转，而离子诱导的光电流瞬变的持续时间通常为数十 ps[41]。

器件的变异性是大规模制造 RRAM 的主要障碍。就置位/复位电压以及 HRS 和 LRS 中的电阻而言，存在显着的参数波动。这种波动包括时间（编程周期之间）的波动和空间（不同的器件之间）波动。空间波动可以通过晶片上均匀性的精确制造控制得到改善。然而，时间波动似乎是由氧空位产生和迁移过程的随机性质引起的 RRAM 切换动力学的内在特性^[41]。通常，HRS 电阻变化比 LRS 电阻变化更显著。LRS电阻变化来自于导电丝直径或导电丝数量的变化，而HRS电阻变化来自于断裂丝距离的变化，因此间隙距离的任何微小变化都可能放大为 HRS 中隧穿电流的变化。HRS 的尾部位数（tail bits）被发现可能与断裂丝区域内残留的氧空位有关^[41:1]。

RRAM 可用作多级单元 ( multi-level cell，MLC) 以增加其存储密度。RRAM 将电阻状态调制成多级以实现 MLC 操作。调制 RRAM 电阻状态的方法有两种，一种是控制置位的限制电流，另一种是控制复位电压。如图2.5中TIRI的\(HfOx\) RRAM^[19:3]所示，LRS 电阻可以通过置位的限制电流来改变，其原理可能是由于导电丝的直径或数量的调制，而 HRS 电阻可以通过复位电压来控制，其原理可能是由于对断裂丝距离的调制。通过简单的线性外推，这些多级电阻状态可以在 85°C 下保持其状态 10 年。

如前所述，RRAM 电阻的变异性是显著的。 MLC 操作需要对电阻分布进行非常严格的控制，使得存储窗口在电平之间是可区分的。在实践中，写入验证编程方案用于缩小 MLC 的电阻分布。图2.6展示了显示了将置位的限制电流（由串联晶体管的栅极电压确定）连续上升到所需级的效果。随着限制电流上升，电阻进一步降低。如果电阻被过度置位为低于目标水平的电阻，则执行复位操作并重新通过限制电流斜坡以达到目标电阻。然而，写验证编程方案会牺牲编程速度。在 ITRI 的 4 Mb \(HfOx\) 基 RRAM 原型芯片设计 ^[35:1] 中，单级单元 ( single-level cell，SLC) 可以实现 7.2 ns 的编程速度，而 MLC (2 bit/cell) 需要 160 ns 来执行上述写入验证方案。每个状态下电阻的热和电压应力稳定性对于 MLC 操作也很重要。在 ITRI 的基于 HfOx 的 RRAM 中，一个 4 级单元在 85 °C 以上保持稳定 \(3×10^4\) s，并且在 \(2×10^4\) s 的读取压力测试（20 ms 读取 \(10^6\) 个周期）下表现出良好的抗扰性。迄今为止，在基于 \(WOx\) 的 RRAM 中展示了最多的 8 级 MLC 操作（3 bit/cell）^[33:1]。

2.3 器件可靠性（Device Reliability）

RRAM 的可靠性有两个方面：循环耐久性和数据保持性。 通常，循环寿命是指设备可以编程多少次循环。 根据编程条件^[42]，循环耐久性有不同的失效模式。图2.7展示了 IMEC 的 \(HfOx\) 基RRAM在不同编程条件下的循环耐久性的例子。在这些实验中，改变串联晶体管的栅极电压或字线 ( word line，WL) 电压以改变置位的限制电流，而其他编程参数是固定的。弱置位条件（较小的 WL 电压）往往会导致置位失败（器件卡在 HRS 并且无法在 \(10^6\) 个周期后置位），而强置位条件（较大的 WL 电压）往往会导致复位失败（ 设备卡在 LRS 并且在 \(10^6\) 个周期后无法复位）。因此，置位和复位条件的相对强度决定了故障模式。在固定其他编程参数的同时改变复位电压幅度也发现了类似的观察结果。因此，平衡的置位/重置条件对于提高循环耐久性很重要。图2.8展示了 IMEC 的基于 \(HfOx\) 的 RRAM 的循环耐久性，具有最佳平衡的置位/重置编程条件（置位：WL=1V，BL=1.8V，宽度为5ns；重置：WL=3V，SL=1.8V，宽度为10ns）。在 \(10^10\) 次循环中可以实现稳定的 ~15 倍开/关比。到目前为止，最大的循环耐久此处（\(10^12\)个周期）是在 \(TaOx\) 基 RRAM上展示的^[31:1]。

数据保留是指内存状态可以保持多长时间。通常，NVM 应用的数据保留时间预计会超过 10 年（~\(3×10^8\) s）。在高达 85°C（即芯片上的工作温度）的温度下应维持这种保持能力。文献中一种常见的简单线性外推方法是在高温下烘烤器件（例如，在探针台上），并通过在特定时间间隔（例如每 1 秒）施加读取脉冲来监测器件的电阻，然后外推阻值演化线至 10 年的时间点。然而，这种方法虽然易于在工业测试环境中实施，但也有其局限性。虽然 RRAM 器件可以保持电阻窗口超过 \(10^4\) s 或 \(10^5\) s（便于测试的时间段），但如果阻变窗口突然崩溃而不是逐渐崩溃，则不能保证 \(10^6\) 或 \(10^7\) s 后阻变窗口仍然存在 。在该方法中，保持能力测试期间需要将读取电压施加到单元，为了尽量减少读取电压的影响，另一种常用的方法是在高温下（例如，在烤箱中）长时间烘烤器件，然后在特定时间（冷却后）读出电阻，例如 、24 小时、100 小时等。最准确的方法是通过改变烘烤温度进行温度加速测试：记录每个温度下的失效时间，绘制 Arrhenius (1/kT) 图以提取活化能，然后向下推断 到工作温度。在这种方法中，必须等到故障发生，因此比较耗时。图2.9展示了 IMEC 的基于 \(HfOx\) 的 RRAM 的温度加速数据保持测试示例^[43]。不同的置位限制电流（\(100 µA\) 和 \(10 µA\)）用于实现两个 LRS 水平。 较低的限制电流会导致较差的 LRS 数据保留，因为较弱的导电丝在高温下容易破裂。因此，在低功耗操作和长数据保留之间存在折衷。使用 Arrhenius (1/ kT) 图，为 IMEC 的基于 \(HfOx\) 的 RRAM（限制电流 = \(10 µA\)）提取了活化能 (\(Ea\)~\(1.5 eV\))。在 IMEC 的器件中，HRS 劣化与 LRS 劣化具有相似的趋势：LRS 和 HRS 电阻都随着烘烤时间增加，并且为 HRS 劣化提取了相似的 \(Ea\)，表明具有相同的物理原理。 在这种情况下，LRS 劣化是数据保留的限制因素，因为 LRS 电阻可能会增加至高于 LRS 和 HRS 之间的参考值。为了提高 LRS 数据保持率，提出了在 400°C 的制造后退火以增加金属覆盖层中的氧含量，从而在金属覆盖层和氧化物层之间形成界面层，从而降低氧空位的迁移率 ^[44]。此外，数据保持特性应与耐久性特性相结合，因为随着更多轮次的数据被编程到单元中后，数据保持能力会变得更差。IMEC 的基于 HfOx 的 RRAM， 在 \(10^6\) 个编程周期后 LRS 数据保持能力与与刚制造好的器件相比显著下降^[45]。Panasonic 基于 TaOx 的 RRAM 也进行了广泛的数据保留测试。 同样，LRS 电阻也随着烘烤时间的增加而增加。Panasonic 基于 \(TaOx\) 的 RRAM 也进行了大量的数据保留测试。 同样，LRS 电阻也随着烘烤时间的增加而增加。基于 \(TaOx\) 的 RRAM 提取的活化能约为 1.2 \(eV\)^[20:2]。需要指出的是，数据保持能力的实际统计数据只能在大型存储阵列上收集，故障时间分布的尾部位数成为整个阵列的限制因素。 在 Panasonic 的 256 kb \(TaOx\) 基 RRAM 阵列中，在 150°C 下 1,000 小时后不会发生数据保持故障，即使是尾部位数在 85°C 下通过 1/kT 外推也可以超过 10 年^[46]。

第三章（Chapter 3） . 阻变存储器的特性与建模（RRAM Characterization and Modeling）

3.1 阻变存储器物理机制的概览（Overview of RRAM Physical Mechanism）

多年来，金属氧化物 RRAM 的物理机制一直是一个争论不休的复杂话题。通常，电阻切换与氧空位 (\(Vo\)) 的产生和氧离子 (\(O^{2-}\)) 的迁移有关，以在两个电极之间形成一个或多个导电细丝。这个过程通常伴随着电化学反应，因此也被称为氧化还原（还原/氧化）效应^[24:1]。在本书中，我们将重点关注丝状开关机制，这是大多数金属氧化物 RRAM 的主流理论。 关于非丝状或界面屏障调制机制的讨论，可以参考^[47]。

尽管阻变的物理原理的细节仍然是一个活跃的研究领域，但我们的目标是为丝状开关机制给出一个大概的物理图景，如图 3.1 所示。新制备RRAM的成型过程类似于电介质软击穿。最初，\(Vo\)密度较低。在高电场（>10 MV/cm）下，氧原子被击出晶格，变成\(O^{2-}\)向阳极漂移，\(Vo\)留在氧化层中。如果阳极材料为贵金属或与可氧化阳极材料反应形成界面氧化层，则\(O^{2-}\)作为中性非晶格氧排放。因此，电极/氧化物界面就像一个“储氧器”^[48]。同时，体氧化物中的\(Vo\)导致导电丝（conductive filament ，CF）的形成，RRAM设备切换到LRS。通常，沉积态RRAM氧化物薄膜为非晶态或多晶，且碳纤维优先沿晶界生成^[49]。电极/氧化物界面的粗糙度也可能使\(CF\)集中在电场增强区域。在重置过程中，\(O^{2-}\)从界面迁移回大块氧化物，与\(Vo\)重新结合或氧化金属\(CF\)沉淀，从而部分破坏\(CF\)。对于单极性开关，电流的焦耳加热会热激活\(O^{2-}\)扩散，因此由于浓度梯度，\(O^{2-}\)从界面或CF周围区域扩散^[50]。通常，单极性开关需要相对较高的复位电流来提高CF附近的局部温度。对于双极性开关，界面层可能会出现明显的扩散势垒，纯热扩散是不够的，因此氧气迁移需要借助反向电场^[27:1]。然而，在这两种情况下，\(CF\)部分破裂，形成\(Vo\)贫乏区，并且导致电子的隧穿间隙，RRAM设备切换到HRS。富含\(Vo\)区域的残余\(CF\)被称为“虚拟电极”在下一个置位过程中，间隙区域发生软击穿，\(CF\)重新连接两个电极，这样的置位/重置循环可以重复很多个周期。

3.2 材料与电学特性（Materials and Electrical Characterization）

LRS电流在金属氧化物RRAM中的传导通常是丝状的。导电探针原子力显微镜（Conductive atomic force microscopy ，C-AFM）是观察\(CF\)的有效方法。为了观察电极下方固有形成的\(CF\)而不是由C-AFM人工操纵，IMEC开发了一种技术，在对器件电极进行正常置位/重置操作后移除电极材料^[51]。为了尽量减少样品制备过程中\(CF\)的变化，通过在电极层上使用AFM尖端进行重复高压扫描时施加的剪切力，物理移除电极层。图3.2展示了IMEC基于\(HfOx\)的RRAM设备的C-AFM图像，分别处于刚制备好的状态、移除电极后的LRS和HRS。首先，新制备的RRAM器件没有任何漏电流，其次，LRS单元展示出一个主要的细丝，观察到的直径在30到50纳米之间。这些导电路径携带的电流约为1毫安。导电点内的电导相当均匀。最后，HRS单元中直径较小（5–10 nm）的细丝残余量大大减少，泄漏电流降低至pA范围。

首次以横截面方式对碳纤维进行直接观察是在基于 \(TiOx\) 的RRAM^[52]中进行的，其中纳米级（直径约10 nm）碳纤维通过高分辨率透射电子显微镜（high-resolution transmission electron microscopy，HR-TEM）观察到。在金属氧化物RRAM器件中，\(CF\)的性质通常被认为是\(Vo\)。众所周知，\(Vo\)可以作为n型金属氧化物的有效施主。以\(HfOx\)基RRAM为例，对单斜和非晶\(HfOx\)电子结构的从头计算方法写过表明，\(Vo\)可以在禁带内产生缺陷态^[53]。有序的 \(Vo\) 链可以在两个金属触点之间形成传输通道。实验上，基于 \(HfOx\) 的 RRAM 上的 \(HR-TEM\) 测量 ^[54] 结果表明，\(CF\) 的直径拓展了约 20 nm，具有形态变化和局部原子无序。氧 K 边光谱上的电子能量损失光谱 (electron energy loss spectroscopy ，EELS) 揭示了与细丝区域内带隙中的局部状态相关的 \(Vo\) 的存在。 然而，\(CF\) 的成分并不限于 \(Vo\)。 有时，\(CF\) 也可以是金属的。另一项使用 \(HR-TEM\) 和 \(EELS\) 成分映射的研究 ^[55] 显示了在基于 \(HfOx\) 的 RRAM 中以金属 \(Hf\) 为主的 5 nm 至 15 nm 宽导电丝的观察结果，如图 3.3 所示。

我们认为 \(CF\) 的性质取决于 \(Vo\) 的密度。如果 \(Vo\) 的密度低，则 \(CF\) 可能会表现出半导体行为，因为电子仍处于带隙中的局域状态。如果 \(Vo\) 的密度足够高，那么 \(CF\) 可能会表现出金属行为，因为电子现在处于扩展状态，在带隙中形成一个子带。区分 \(CF\) 是金属还是半导体的一种简单方法是测量电阻的温度依赖性。 如果电阻随着温度的降低而降低，则 \(CF\) 是金属的并且可能由金属沉淀物组成。 相反，如果电阻随着温度的降低而增加，则 \(CF\) 是半导体的并且可能由 \(Vo\) 组成。在基于 \(HfOx\) 的 RRAM 上进行低温测量（低至 4 K）^[56]，正常的 LRS 和 HRS 状态 (>10 kΩ) 都显示出半导体行为，而在极低电阻 (❤️ kΩ) 的故障状态下观察到金属行为，表明在故障状态下产生了过量的 \(Vo\)。

有大量的文献致力于拟合 I-V 特性来分析 RRAM 器件的电流传导机制。 大多数文献报告了 LRS 中的线性或欧姆关系。 但是，HRS 中的传导特性可以拟合各种模型：Poole-Frenkel 发射（\(log(I/V)\) ~ \(V^{1/2}\)），Schottky发射（\(log(I)\) ~ \(V^{1/2}\)）,空间电荷限制电流 ( space charge limited current ，SCLC) 特性（欧姆区 \(I\)~\(V\) 和Child平方定律区 \(I\)~\(V^2\)）。我们认为与上述已建立模型的简单 I-V 拟合可能不足以确定金属氧化物 RRAM 中的传导机制。总体来说，图 3.4 显示了电子从阴极传输到阳极的所有可能性 ^[57]：（1）Schottky发射：热激活电子越过势垒注入导带；（2）Fowler-Nord heim (F-N) 隧穿：电子从阴极隧穿到导带，通常发生在强电场；（3）直接隧穿：电子从阴极直接隧穿到阳极，通常发生在氧化物足够薄（❤️ nm）时。 如果氧化物具有大量陷阱（例如 \(Vo\)），则陷阱辅助隧道 (trap-assisted-tunneling ，TAT) 有助于额外的传导，包括以下步骤：（4）从阴极隧穿到陷阱；（5）从陷阱到导带的发射，本质上是 Poole-Frenkel 发射； (6) 从陷阱到导带的类 F-N 隧穿；（7） 陷阱到陷阱跳跃或隧穿，当电子处于局域态时可能是莫特跳跃的形式，或者当电子处于扩展态时可能是金属传导的形式，这取决于电子波函数的重叠；（8）从陷阱到阳极的隧道效应。任何一个特定的进程是否占主导地位取决于它的转换率； 电子会在所有可能性中寻找最快的跃迁（或电阻最小的）路径。因此，各种氧化物 RRAM 器件可能具有不同的主导传导机制，这取决于介电特性（带隙或陷阱能级等）、制造工艺条件（退火温度、退火环境等）以及器件的特性。 氧化物和电极之间的界面（界面势垒高度）。低偏压状态下的 IV 关系主要由给定 \(CF\) 构型的电子传导过程决定，而在高偏压状态下，原子（例如 \(Vo\) 和 \(O^{2-}\)）的运动会改变 \(CF\) 的构型并触发电阻状态的切换。

为了进一步表征缺陷氧化物中的电子陷阱/去陷阱过程，噪声测量是一种强大的技术。在RRAM 单元上施加一个小的恒定电压，在时域对其读出电流进行采样，然后通过傅里叶分析将其转换到频域，以获得 \(1/f^α\) 谱。一般来说，HRS中的电流相对波动较大。图 3.5 (a)展示了基于\(HfOx\) 的 RRAM 中不同电阻状态的频域归一化噪声功率谱密度 (\(Si/I^2\))^[58]。可以看出，电阻状态越高，归一化噪声功率谱密度越大。 还可以看出，对于 LRS，斜率指数 α 接近 1，而对于 HRS，有一个特征截止频率 \(f_0\)，高于该频率，α 从 1 变为 2。通常，电子陷阱/去陷阱过程在 稳态电流的顶部。 然后，陷阱/去陷阱过程中的弛豫时间 \(\tau\)（或截止 \(f_0\)）由从电极到陷阱的过渡时间确定^[59]。距电极不同距离的不同陷阱具有不同的 \(\tau\) 或 \(f_0\)。 每个陷阱给出一个具有特定截止频率的洛伦兹函数，如图 3.5 (b) 所示，在 LRS 中，\(CF\) 连接两个电极，因此电子可以从电极隧穿到电极附近的所有陷阱，具有不同的弛豫时间。直观地说，在 LRS 中，电子从电极隧穿到附近的陷阱时有多种选择，所有这些跃迁的贡献将使 \(1/f^2\) 洛伦兹函数平滑，它们的包络导致 \(1/f\) 行为。在HRS中，\(CF\) 部分破裂，第一个陷阱和电极之间的最短距离导致最小 \(\tau\)，因此 \(f_0=1/2πτ_{(min)}\) 对应于洛伦齐函数中的截止频率。因此，截止频率成为断裂 \(CF\) 长度的指标。 对于典型的 HRS 范围 (500 kΩ-50 MΩ)，破裂的 \(CF\) 长度因此估计为 1.5 nm-2 nm。在超大规模 RRAM 器件中，\(CF\) 中的单个陷阱可能主导传导路径。在这种情况下，仅显示 \(1/f^2\) 行为，并且在时域中，可以观察到随机电报噪声 ( random-telegraph-noise ，RTN) ^{[60] [61]}

3.3 使用动力学蒙特卡罗方法进行数值建模（Numerical Modeling using Kinetic Monte-Carlo Method）

为了从理论上研究 RRAM 的内在随机切换过程，动力学蒙特卡罗方法（Kinetic Monte-Carlo ，KMC) 是一种强大的方法来模拟诸如 \(Vo\) 生成和 \(O^{2-}\) 迁移及其重组等原子过程。 如第 3.1 节所示，对于双极开关 RRAM，在成型/置位过程中，\(O^{2-}\) 从晶格中拉出并产生 \(Vo\)，\(CF\) 形成连接两个电极。 然后电流流过\(CF\)。 在复位过程中，\(CF\) 因 \(Vo\) 与 \(O^{2-}\) 的复合而部分破裂，\(O^{2-}\) 从电极/氧化物界面处的氧气储层迁移； 因此在电极和残留\(CF\)之间形成了隧道间隙。 在开发 RRAM 模型时，电子电流传导通常可以与上述离子过程分离。

基于上述原理的二维数值 KMC 模拟器已经被开发 ^[41:2] 并用于理解 RRAM 器件的变异性、电流过冲和可靠性退化^[62]。下面，我们将介绍一个扩展的 3D 数值 KMC 模拟器，它可以模拟开关过程中的 3D 导电丝演化^[63]。图3.6展示了 3D KMC 模拟器的模拟流程：从氧化层中的 \(Vo\) 和 \(O^{2-}\) 分布开始，通过求解三维泊松方程计算电场图。然后使用陷阱（例如\(Vo\)）位置，通过声子辅助 TAT 过程计算电流。考虑到声子释放能量的功率耗散，然后通过求解傅立叶热传递方程来计算 3D 温度分布。一旦获得氧化层中的局部温度和电场，将使用 KMC 方法更新 \(Vo\) 和 \(O^{2-}\) 分布。给定时间步长 t，\(Vo\) 和 \(O^{2-}\) 生成/迁移/复合事件的概率由玻尔兹曼方程计算，在下面的方程中，包含了能垒 (\(E_a\)) 和通过增强场 (\(γa_0 F\)) 在特定温度 (T) 下的势垒降低项 。请注意，这里的电场和温度都是局部于$ Vo$ 和 \(O^{2-}\) 的特定位置。

\[P(F,T,t)=\frac{t}{t_0}exp(-\frac{E_a-γa_0 F}{kT}) \tag{0} \]

对于不同的事件，即生成/迁移/重组，障碍可能不同。需要计算氧化层中所有可能事件的每个 \(Vo\) 和 \(O^{2-}\) 的概率，然后通过 KMC 方法使用随机数进行事件选择。 \(Vo\) 和 \(O^{2-}\) 分布更新后，将移动到下一个时间步，直到程序满足停止条件（即电流达到限制电流，或模拟周期结束）。

图 3.7 显示了 \(TiN/Ti/HfOx/TiN\) RRAM 器件的模拟成型过程。最初，电池中存在一些制造缺陷（即 \(Vo\)）。 当在顶部电极上施加形成电压时，\(Vo\) 和 \(O^{2-}\) 对可能沿着初始缺陷密度较高的晶界产生，然后 \(Vo\) 集中形成 \(CF\)，而 \(O^{2-}\) 向顶部电极迁移。 同时，\(CF\) 区域周围的温度可以升高到 200°C 以上。 图 3.8 将灯丝演变与器件的模拟和实验 I-V 曲线相关联。 展示了从成型→复位→置位的完整开关周期。 在复位过程中，\(O^{2-}\) 从界面迁移回来并与 \(Vo\) 重新结合，使 \(CF\) 破裂，形成隧道间隙（虚线区域）。 在随后的设定周期中，\(CF\) 重新形成，但 \(CF\) 的形状与前一个周期不同，这解释了电阻开关的随机性和开关参数的周期间变异性。 值得指出的是，\(CF\)破裂的位置仍在文献中争论不休。 一些工作 ^[63:1] 表明 \(CF\) 在底部电极附近破裂，而其他工作 ^[62:1] 表明 \(CF\) 在顶部电极附近破裂。 需要进一步的直接实验观察来阐明这种不确定性。

除了用 KMC 方法模拟离散 \(Vo\) 和 \(O^{2-}\) 的原子过程外，另一种数值方法是考虑 \(Vo\) 或 \(O^{2-}\) 的浓度或密度，并求解电场和浓度下 \(Vo\) 分布的漂移扩散方程梯度 ^[64][65]。 然后 \(Vo\) 曲线决定了电阻网络的电导率。 这种方法在数值上比 KMC 方法简单，但它基于“连续”\(Vo\) 曲线的概念，当 \(CF\) 的形成和破裂发生在一或两纳米的距离内时，这可能会成为问题。

3.4 用于SPICE仿真的精简化建模（Compact Modeling for SPICE Simulation）

为了便于电路级设计，可以在 SPICE 仿真引擎中运行的精简化 RRAM 模型非常有用。在几个现有的 RRAM 精简化模型 ^{[66][67][68][69]} 使用了 \(CF\) 形成和破裂的简化物理模型。在这里，我们展示了一个已使用 IMEC 的基于 \(HfOx\) 的 RRAM 校准的代表性模型，该模型可以在 ^[70] 上公开下载。图3.9展示了简化模型中的 RRAM 器件结构。 在该模型中，考虑了一维中的单个主导 \(CF\)。 该模型中使用的主要内部变量是间隙距离 (g)，定义为顶部电极 (TE) 和 CF 尖端之间的平均距离。g 可以通过电子隧道传导机制确定 RRAM 电阻，其中电阻随 g 呈指数增加。此外，电阻与外加电压（V）也存在非线性关系。通常，RRAM 电阻在小V（通常 <0.5 V）时表现出线性相关性，在大 V 时表现出指数相关性，这可以通过超正弦函数建模。 因此，RRAM 模型的 I-V 关系表示为：

\[I = I_0exp(-\frac{g}{g_0})sinh(\frac{v}{v_0}) \tag{1} \]

其中 \(I_0\)、\(g_0\) 和 \(V_0\) 是用于拟合到一组特定的 RRAM I-V 数据的参数。

RRAM 切换本质上是一个动态过程，即使在固定 V 的情况下，电流 I 也会随着 g 的演变而随时间变化。 通过在 RRAM 器件上施加正（负）电压，由于在 \(CF\) 的尖端产生（复合）\(Vo\) 和 \(O^{2-}\)，\(CF\) 将增长（溶解），这可以用以下等式表示：

\[\frac{dg}{dt}=-V_0[exp(-\frac{qE_{ag}}{kT})exp(\frac{γa_0}{L}\frac{qV}{kT})-exp(-\frac{qE_{ar}}{kT})exp(-\frac{γa_0}{L}\frac{qV}{kT})] \tag{2} \]

\[\gamma = \gamma_0-\beta(\frac{g}{g_1})^3 \tag{3} \]

\[g(t+dt)=g(t)+dg \tag{4} \]

其中 \(dg/dt\) 是间隙增长/溶解速度。 g 分别对平均间隙大小 \(g_{min}\) 和 \(g_{max}\) 具有下限和上限。 \(g_{min}\) 表示 \(CF\) 的尖端在置位过程中几乎与 TE 接触。在这种情况下，TE 界面层的电阻可能会成为主导因素。 \(g_{max}\) 代表在复位操作期间不能再移除的残余 \(CF\)。 在等式 (2) 中，\(dg/dt\) 可以通过 \(Vo\) 生成率和重组率之间的净差来计算。 \(E_{ag}\)（\(E_{ar}\)）是\(O^{2-}\)在生成（复合）过程中从一个势阱迁移到另一个势阱的活化能。 如果 \(E_{ag}\) 不等于 \(E_{ar}\)，即使在零偏压下导电丝仍会逐渐变化，这是离子自扩散过程的原因。 通常，\(E_{ag}\) 应大于 \(E_{ar}\)，以捕获主要的数据保存失效模式（LRS 电阻漂移到 HRS），如 ^[44:1] 中所述。 \(L\) 是氧化物厚度，\(a_0\) 是原子跳跃距离。 \(a_0(qV/L)\) 可以看作是能垒升高/降低到邻近的氧空位点。 $ γ$ 是与 \(g\) 相关的局部场增强因子，在等式（3）中计算。 它考虑了器件结构中高 k 电介质的极化率和不均匀的电位分布 ^[71]。 (3) 的形式是从基于 \(HfOx\) 的 RRAM 器件在脉冲序列测量下的渐进重置过程 ^[72] 的经验拟合获得的，该过程在导电丝生长（溶解）上引入正（负）反馈，用于突然置位和典型双极 RRAM 器件中的逐渐复位行为。 \(v_0\)、\(γ_0\)、\(β\)和\(g_1\)是拟合参数。 T是\(CF\)的局部温度，T的演化可以用简化的热传导过程来表示：

\[\frac{dT}{dt}+\frac{T-T_0}{\tau_{th}}=\frac{|V\times I|}{C_{th}} \tag{5} \]

\[T(t+dt)=T(t)+dT \tag{6} \]

在等式 (5) 中，\(T_0\) 是环境温度，\(τ_{th}\) 和 \(C_{th}\) 分别是有效热时间常数和热电容。 上述方程以 Verilog-A 语言实现，以与 SPICE 仿真器兼容。 模型参数是从 IMEC 的基于 $TiN/Hf/HfOx/TiN $的 RRAM 器件 ^[42:1][44:2] 校准的。 图 3.10 (a) 显示了模拟和实验的准直流 I-V 曲线，图 3.10 (b) 显示了模拟和实验的高温保留衰减。 为了模拟单晶体管单电阻 (1T1R) 配置中的脉冲编程条件，晶体管使用 PTM 模型 ^[73] 在 130 nm 技术下实现，以匹配 IMEC 测试结构中使用的通道长度 . 脉冲编程条件拟合的总结如表 3.1 所示。 串联晶体管 (VWL) 栅极电压的差异是由于 PTM 晶体管与经过特殊处理的 IMEC 晶体管的驱动能力不匹配造成的。

第四章（Chapter 4）. 阻变存储器阵列结构（RRAM Array Architecture）

4.1 1T1R阵列（1T1R Array）

一种常见的 RRAM 阵列架构是单晶体管单电阻 (1T1R) 阵列。在这个设计中，每个 RRAM 单元都与一个单元选择晶体管串联，如图 4.1 所示。选择晶体管能够将选定单元与其他未选定单元隔离。字线 (word line，WL) 控制晶体管的栅极，因此调整 WL 电压可以控制传送到 RRAM 单元的限制电流。 RRAM 单元的顶部电极连接到位线 (bit line，BL)，而其底部电极连接到晶体管漏极的接触孔。源极线 (source line，SL) 连接到晶体管的源极。 如果晶体管的栅极宽度/长度 (W/L) 为 1，则 1T1R 阵列的典型单元面积为 12 \(F^2\)（\(F\) 是光刻特征尺寸）。如果应用了共享 BL 和 SL 的激进的无边界 DRAM设计规则，最小单元面积可以减少到 6 \(F^2\) 。 当最小尺寸的晶体管无法提供足够的编程电流时，如果晶体管的 W/L 大于 1，则单元面积将增加。 由于单元面积相对较大，但单元之间的隔离性很好，可以最大限度地减少串扰问题，因此对于不追求密度，但优先考虑性能和可靠性的嵌入式应用，1T1R阵列是首选。

ITIR报告了一个基于 4 Mb 1T1R \(HfOx\) 的 RRAM 原型芯片 ^[35:2]，如图 4.2 所示。 制造是在 180 nm CMOS 工艺中完成的。 已经展示了具有 7.2 ns 读/写随机访问的单级单元 (single-level-cell，SLC) 操作，并演示了具有 160 ns 写入验证方案的多级单元 (multi-level-cell，MLC) 2 位/单元操作。

图 4.3 显示了 1T1R 阵列的典型写入/读取方案。 对于置位操作，WL电压被施加以开启被选择单元的晶体管，并且写入电压被施加到被选择单元的BL同时SL被接地； 对于复位操作，WL 电压被施加以打开选定单元的选择晶体管，写入电压被施加到选定单元的 SL，而 BL 接地以反转电流，因为典型的 RRAM 操作需要双极开关 . 对于未选中的行和列，WL、BL 和 SL 都接地。 为了从1T1R阵列中读出数据，WL电压被施加以导通被选择单元的选择晶体管，读取电压被施加到BL同时SL接地。 因此感测放大器可以通过带有参考的BL测量到HRS和LRS的读出电流的差异。 由于未选中单元的晶体管处于关闭状态，因此 1T1R 阵列中不存在串扰或干扰问题，并且每个单元都可以独立随机访问。 通过激活多个列，可以将多个位并行写入（或读取）到（或从）同一行中。

传统设计可能使用不同的WL电压进行置位和复位，通常复位WL电压大于置位WL电压，因为部分复位WL电压在RRAM单元上下降； 因此需要更大的 WL 电压来开启晶体管。 由于不同的 WL 电压，设置和复位操作不能在同一选定行上同时执行。因此，如果将一串多个位写入 1T1R 阵列，则需要两步写入过程：首先设置“1”位，然后重置“0”位。 为了加快多个位的并行写入操作，可以通过设计适当的电压设置来使用相同的置位和复位 WL ^[74]。

如果 RRAM 的编程电流或编程电压无法与尺寸一致缩放，则 1T1R 阵列可能难以在高工艺节点下实现的挑战。 尽管 RRAM 单元本身具有出色的可扩展性，如第 2.1 节所述，可扩展到 10 nm 以下，但由于导电丝传导机制，RRAM 的编程电流通常不会随器件面积而扩展。 图 4.4 显示了硅 CMOS 低功耗逻辑晶体管的驱动电流，使用 PTM 模型 ^[73:1] 模拟的不同 W/L ，工艺尺寸从 130 nm 到 10 nm。 如果 RRAM 的编程电流保持今天的代表值 ~50 µA，则小于 65 nm 的工艺节点需要 W/L=2，小于 22 nm 的工艺节点需要 W/L=3。 如果 RRAM 的编程电流保现在的优化值 ~20 µA，则小于 32 nm的工艺节点仍需要 W/L 大=2。 虽然可以提高晶体管的栅极电压以增加驱动电流，但大的栅极电压不可避免地会带来栅极介电可靠性问题。 此外，如果 RRAM 的编程电压在脉冲模式下保持今天的典型值 ~2 V，那么晶体管的体漏的反向 p-n 结也可能面临大的反向漏电流和击穿问题。 因此，通过器件工程将 RRAM 的编程电流降至 10 µA 以下，将编程电压降至 1 V 以下，对于 1T1R 阵列的微缩非常重要。

4.2 交叉点阵列（Cross-point Array）

一种常见的 RRAM 阵列架构是交叉点（或交叉开关）阵列，它由相互垂直的行和列组成，RRAM 单元夹在中间，如图 4.5 所示。 交叉点阵列支持4\(F^2\)单元面积，因此可以实现比1T1R阵列更高的集成密度。 对于独立和大容量的NVM，交叉点阵列更具吸引力。 交叉点阵列的可微缩性不像 1T1R 阵列那样，受单元选择晶体管的驱动能力的限制。 编程电流由交叉点阵列边缘的驱动晶体管提供，其 W/L 可以在先进工艺节点处的增加，带来的面积开销是可接受的。 除了未选定单元的潜行路径电流之外，驱动晶体管还应为选定单元的编程电流提供足够的电流。 通常在每个交叉点处与 RRAM 单元串联一个选择器器件，通过消除未选择单元的潜行路径电流来实现大规模的交叉点阵列，4.3节详细讨论了潜行路径问题和选择器件设计。在以下两个原型芯片演示中，使用了选择器。

Panasonic 已经报道了一个 8 Mb 交叉点基于 \(TaOx\) 的 RRAM 原型芯片 ^[36:1]，如图 4.6 所示。 制造是在 180 nm CMOS 工艺中完成的。 具有 443 MB/s 写入吞吐量（每 17.2 ns 周期 64 位并行写入）和 25 ns 读取访问。Sandisk/Toshiba 报告了一个 32 Gb 交叉点基于 \(MeOx6\) （注6）的 RRAM 原型芯片 ^[37:1]，如图 4.7 所示。 Panasonic 和 Sandisk/Toshiba 的设计都采用了 2 层堆叠交叉点阵列架构，通过共享 BL 来提高集成密度，如图 4.8（a）所示。 图 4.8 (b) 显示了 Sandisk/Toshiba 原型芯片的横截面 TEM 图像。 通过 BEOL 光刻可以看出 RRAM 单元尺寸非常小（24 nm），但其交叉点阵列下方的外围电路仍使用较旧的技术节点（可能为 130 nm 或 180 nm）。 因此，在这种设计中，一个子阵列只能有一个感测放大器，并且需要一种外部传感方案，该方案可以从其他子阵列中借用感测放大器。 因此，读取延迟被限制为 40 µs。 使用 NVSim 模拟器 ^[75] 进行的阵列宏建模工作表明，通过将外围电路工艺节点与 RRAM 单元一起缩放，预计 10 nm 节点处的 2 层交叉点阵列将实现超高密度 ~3.43 Gb/mm2，并且可以实现快速写入带宽 ~ 300 MB/s 和读取带宽 ~1 GB/s ^[76]。 作为参考，平面 64 Gb NAND FLASH 芯片采用 1x nm 节点（注7）的 MLC，密度约为 0.585 Gb/mm2，写入带宽约为 33 MB/s ^[77]。

注6：Sandisk/Toshiba 未公开金属氧化物材料，因此此处使用 MeOx。

注7：在平面 NAND FLASH 开发中，1x nm 节点通常约为 18 或 19 nm，1y nm 节点通常约为 15 或 16 nm。 这个定义因公司而异。

注8：Sandisk/Toshiba 未公开金属氧化物材料，因此此处使用 MeOx。

交叉点阵列的写/读方案讨论如下。 由于没有单元选择晶体管，交叉点阵列中的单元之间存在串扰或干扰。 为了成功地对 RRAM 单元进行编程，可以应用两种典型的写入方案（V/2 方案和 V/3 方案）。 图 4.9 (a) 显示了 V/2 方案的电压偏置条件。 在 V/2 方案中，对于置位操作，所选单元的 WL 和 BL 分别偏置在写入电压 \(V_W\) 和地。 对于复位操作，WL 和 BL 上的偏置条件是相反的，用于双极开关。 在置位和复位操作中，所有未选择的 WL 和 BL 都偏置在 \(V_W/2\)。因此，只有选定单元看到完整的 \(V_W\)，而沿选定 WL 或 BL 的半选定单元看到一半 \(V_W\)，而阵列中所有其他未选择的单元看到零电压（实际上，由于互连线上的IR 压降，电压并非完全为零）。 这里假设 \(V_W/2\) 对 RRAM 的电阻没有干扰。 图 4.9 (b) 显示了 V/3 方案的电压偏置条件。 在 V/3 方案中，对于置位操作，所选单元的 WL 和 BL 分别偏置在写入电压 \(V_W\) 和地。 对于复位操作，WL 和 BL 上的偏置条件是相反的，用于双极开关。 对于设置操作，未选择的 WL 和 BL 分别偏置为 1/3 \(V_W\) 和 2/3 \(V_W\)。 未选择的 WL 和 BL 分别偏置为 2/3 \(V_W\) 和 1/3 \(V_W\) 用于复位操作。 这样，选中的单元格看到的是 \(V_W\)，而阵列中所有其他未选中的单元格只能看到 1/3 \(V_W\)。 这里的假设放宽到 1/3 \(V_W\) 不干扰 RRAM 的电阻。

这两种写方案的优缺点可以总结如下：V/2方案通常比V/3方案具有更少的功率或能耗。 这是因为在 V/2 方案中未选中的单元（不沿着选中的 WL 和 BL）理想情况下看到零电压，而 V/3 方案中的所有未选中单元看到 1/3 \(V_W\)，因此在写入期间消耗静态功率。 另一方面，V/3 方案比 V/2 方案具有更好的写干扰抗扰度，因为未选中单元看到的最大电压在 V/3 方案中是 1/3 \(V_W\)，而在 V/2 方案中看到的是 1/2 \(V_W\)。 通过在置位（或复位）操作中将多个 BL（或 WL）偏置为接地，可以使用 V/2 或 V/3 方案在交叉点阵列中进行多位并行写入。 然而，与通过 BL 或 SL 为 1T1R 阵列中的多个列独立传递的编程电流不同，编程电流通过相同的 WL 为交叉点阵列中的多个列共享。 这对阵列边缘的驱动晶体管的 W/L 提出了挑战。 一个驱动晶体管（通常是 CMOS 反相器或反相器链）需要为多个选定单元提供编程电流，并为同一行中的其他半选定单元提供泄漏电流。 在实际设计中，驱动器的允许面积或驱动能力可能会限制可并行写入的单元数。

图 4.10 展示了交叉点阵列的读取方案。 所有列都偏置在读取电压 \(V_R\)，而选定的行偏置在地，未选定的行偏置在 \(V_R\)。 因此，只有选定行的单元看到读取电压，而所有其他未选择的单元看到零电压（实际上，由于互连线上的 IR 压降，电压并非完全为零）。 如果每一列可以有一个读出放大器，则可以并行读出整个选定的行。 在实际设计中，读出放大器的面积很大，因此多列必须共用一个读出放大器。

4.3 选择器件（Selector Device）

交叉点阵列面临两个众所周知的设计挑战：(1) 互连线上的 IR 压降问题和 (2) 通过未选定单元的潜行路径问题，如图 4.11 所示。当 WL 和 BL 线宽减小到低于 50 nm 的区域时，IR 压降问题变得很重要，其中互连电阻率由于电子表面散射而急剧增加。例如，在 20 nm 节点，两个相邻单元之间的铜互连电阻为 2.93 Ω； 因此，对于大型阵列（例如，1024 × 1024 阵列），沿导线的 IR 压降不再可以忽略不计，因为距离驱动器最远的单元会看到约 3 kΩ 的互连电阻。 如果 RRAM 单元的 LRS 电阻与此互连电阻相当（通常为数十 kΩ），则一部分写入电压将下降到导线上，而不是 RRAM 单元上。 为保证写入操作成功，驱动晶体管提供的写入电压必须高于 RRAM 单元的实际开关电压，以补偿 IR 压降。 但是，写入电压不能提高太多，因为 1/2 \(V_W\)（在 V/2 方案中）不应干扰靠近驱动晶体管的单元的 RRAM 电阻。 潜行路径问题与 IR 压降问题有关。 以V/2方案为例，沿选定WL和BL的半选定单元在写入操作期间传导泄漏电流并形成潜行路径。 潜行路径对 IR 压降产生了影响，并进一步降低了写入裕度。 潜行路径问题还会降低读取操作期间的读取余量：如果要读取的单元为 HRS ，而周围未选择单元为LRS，则潜在路径电流可以流过LRS的周围单元并流到读出路径，因此读出高于实际 HRS 电流的电流，这降低了 HRS 和 LRS 之间的测量裕度。当行或列浮动时，潜行路径会加剧读取裕度的劣化，因此最好固定 WL 和 BL 电压，如图 4.10 中上述读取方案所示。 如果没有互连电阻，则在上述图 4.10 中的读取方案中的读取操作中实际上不存在潜行路径。 然而，实际上，由于互连电阻使未选定单元上的电压不为零，因此潜行路径是不可避免的。 关于交叉点阵列架构的 IR 压降问题和潜行路径问题的进一步讨论可以参考 ^[78][79][80]。 这些工作的结论表明，增加 LRS 电阻（或等效地减少写入电流）和增加 RRAM 单元的 IV 非线性（在选择器的帮助下）有助于最小化 IR 压降和潜行路径，从而增大读/写裕度。 如果 LRS 电阻远大于互连电阻，则大部分写入电压会在 RRAM 单元上下降。 然而，写入裕量和读取裕量之间存在折衷。 较大的 LRS 电阻也表示较小的读出电流，导致需要较长的读取时间。 作为参考，最先进的电流模式检测放大器可以在 26 ns ^[81] 内检测低于 100 nA 的读出电流。 因此，LRS 电阻的上限受读出电流电平的限制。

为了进一步抑制潜行路径，需要将具有强 I-V 非线性的选择器添加到 RRAM 单元 ^[82]。 选择器可以是用于单极开关 RRAM 的二极管，作为单二极管和单电阻器 ( one-diode and one-resistor，1D1R) 架构，也可以是用于双极开关 RRAM 的双向选择器（在两个极性中具有强非线性 IV 特性）作为单选择器和单电阻（1S1R）架构。 选择器器件有效地抑制了单极开关 RRAM 的反向偏压或双极 RRAM 的低偏压（例如，V/2 方案的 \(V_W\)/2）的泄漏电流，从而防止了相邻单元之间的干扰。 我们现在将调研文献中报告的两端选择器件。

对于单极开关，p-n 二极管是电池选择器最常用的器件。 尽管使用当前用于平面器件结构的外延硅技术很容易制造高性能 pn 二极管，但在工艺后端 (BEOL) 在 RRAM 阵列上实现外延硅基 pn 二极管是不可行的，因为在金属层上生长外延硅比较困难，需要较高的加工温度。 另一方面，非晶硅允许较低的加工温度，但它不满足RRAM编程对电流密度的要求。 因此，需要为单元选择器探索新的器件结构，既要允许低处理温度，又要提供高电流驱动能力。 与硅 p-n 二极管相比，氧化物 p-n 二极管更具吸引力，因为它在加工技术上提供了更好的灵活性，并且即使在室温下也可以在 BEOL 加工过程中制造。 如果氧化物材料缺少氧元素且有足够量的氧空位，则为n型； 而如果氧化物材料是缺金属且具有足够数量的金属空位，则它是p型的。 因此，p 型氧化物和 n 型氧化物的组合基本上形成了 p-n 二极管。几种氧化物 pn 二极管 ^[83]，如 \(p-NiO/n-TiO2\)、\(p-NiO/n-ZnO\)、\(p-NiO/n-InZnO\)、\(p-CuO/n-InZnO\)，已被证明并与 \(Pt/NiO/Pt\) RRAM串联，其中\(p-CuO/n-InZnO\)被认为是电流驱动能力最好的候选。 除了 p-n 氧化物二极管外，通过氧化物/电极界面工程，还可以实现对 I-V 进行整流以实现单极开关。 例如，肖特基二极管 \(Pt/TiO2/Ti/Pt\) 堆栈已与 \(Pt/TiO2/Pt\) 单极 RRAM 集成 ^[84]。

对于双极开关，需要双向非线性。 可以利用具有隧道电流机制的氧化物/电极界面工程或氧化物/氧化物带隙工程，因为隧道电流通常随着施加的电压呈指数增加。 例如，\(Ni/TiO_2/Ni\) 双向选择器已与 \(Ni/HfOx/Pt\) 双极 RRAM 集成 [86]，\(Pt/TaOx/TiO2/TaOx/Pt\) 双向选择器已与 \(Cu/HfOx/Pt\) 集成双极 RRAM ^[85]。 此外，如 IBM 的系列工作 ^[86][87][88] 所示，含铜混合离子电子传导 (MIEC) 材料中的铜离子运动也显示出双极开关 RRAM 的良好双向非线性。 上述选择器依靠 I-V 曲线中的指数斜率来开启选择器，同时电流增加几个数量级。 理想情况下，首选具有最小转换电压的突然开启行为，这被称为阈值切换。 这可以在 \(VO_2\)、\(NbO_2\) 等金属绝缘体过渡 (MIT) 材料中实现。 与 RRAM 器件不同，阈值开关行为不是双稳态的，并且可以在两个电压极性下发生。 阈值选择器器件将在阈值电压以上开启，并将在保持电压以下关闭。 例如，\(Pt/VO2/Pt\) 选择器已与 \(NiO\) 单极 RRAM ^[89] 和 \(ZrOx/HfOx\) 双极 RRAM ^[90] 集成。 然而，\(VO_2\) 的转变温度约为 67°C，超过该温度阈值切换行为就会消失 ^[91]，这对于实际应用来说是一个主要缺点。 或者，\(NbO_2\) 的转变温度约为 800°C，因此由于其热稳定性而更具吸引力。 \(TiN/NbO2/W\) 选择器已与 \(TaOx\) 双极 RRAM ^[92] 集成。基于 MIT 的阈值选择器的缺点是开/关整流比相对较小。 最近，一种名为场辅助超线性阈值 (Field Assisted Superlinear Threshold，FAST)选择器（注9）的新型阈值选择器被报道 ^[93]，它展现出出色的开/关整流比 (>\(10^7\))、小开启斜率 (<5 mV/dec) 和高电流驱动能力 (>5 MA/cm2)，并且据称阈值电压可在 ~0.3 V 至 ~1.3 V 范围内调节，以匹配各种 RRAM 特性。 图 4.12 (a) 和 (b) 分别显示了 RRAM 单元和 FAST 选择器的 I-V 特性，图 4.12 (c) 显示了带有 RRAM 单元 (1S1R) 的堆叠式 FAST 选择器的 I-V 特性。 可以看出，如果 1S1R 单元的写入电压设计为 2 V，则 \(V_W\)/2=1 V 将关闭选择器并实质上抑制潜行路径。 读出电压可设计为1.5V，使读出电流的开/关比>100×。

注9：开发商 Crossbar, Inc. 未披露 FAST 选择器的材料

4.4 外围电路设计（Peripheral Circuits Design）

典型的 RRAM 子阵列（或块）除了 RRAM 阵列核心外，还具有以下外围电路：行解码器和 WL 驱动器、BL 多路复用器、读出放大器、读出放大器多路复用器以及输出或写入驱动器，如图 4.13 （a）所示 。 有两种方法可以在 CMOS 电路上集成 RRAM 单元。 第一种方法是按照前端 (FEOL) 工艺制造 RRAM 单元（接近于低级互连的晶体管制造）。 例如，RRAM 单元可以沉积在漏极和金属 1 之间的接触孔处，这种方法通常用于 1T1R 阵列架构中。 第二种方法是在顶层互连（与晶体管制造分离）处通过后端 (BEOL) 工艺制造 RRAM 单元。 例如，RRAM 单元可以沉积在金属 4 和金属 5 之间的接触孔处，这种方法通常用于交叉点阵列架构中。 BEOL 集成的优点之一是外围电路可以隐藏在交叉点阵列下方以节省面积，如 Panasonic 的 8 Mb 原型芯片 ^[36:2] 所示，如图 4.13 (b) 所示。

除了 RRAM 技术的良率和变异性问题外，外围电路设计及其与 RRAM 集成的另一个挑战是 RRAM 的编程电压和晶体管的电源电压 (\(V_{DD}\)) 不兼容。 当 RRAM 单元嵌入到逻辑过程中时，这个问题会更加严重，当如今 45 nm 以下晶体管的 VDD 降至低于 1 V 时，大多数 RRAM 器件仍将编程电压在脉冲模式下保持在 1~3 V 范围。 将 RRAM 编程电压进一步降低到接近 I/O 设备或核心设备的标称 \(V_{DD}\) 是必要的。

外围电路的关键组件之一是用于读出 RRAM 存储器状态的读出放大器 (S/A)。 在这里，我们根据 ^[94] 中的讨论简要介绍感测放大器的设计。 感测放大器一般可分为两种类型：电压模式感测和电流模式感测。 图 4.14 显示了电压模式感应方案和相应波形的示意图。 电压模式感测的操作分为三个阶段：BL 预充电、BL 电压发展和电压比较。 在 BL 预充电阶段，预充电晶体管导通以将 BL 电压从 0 V 增加到预充电电压。 在BL发展阶段，BL电压倾向于以不同的斜率衰减，对应于所选RRAM单元的不同存储状态。 当读取HRS单元时，读取电流较小，因此BL电压维持在预充电电压附近。 当读取 LRS 单元时，较大的读出电流会导致 BL 电压放电更快，从而产生比 HRS 单元更大的 BL 电压摆幅。 在电压比较阶段，一旦 BL 电压摆幅以足够的检测裕量形成，S/A_EN 将激活电压模式检测放大器 (VSA)（例如，具有锁存负载的差分放大器），它比较 BL 电压与参考电压并在 DOUT 处生成数字输出。

图 4.15 显示了电流模式检测方案和相应波形的示意图。 在电压模式感测中，BL电压随时间衰减； 然而，在电流模式检测方案中，BL 电压保持恒定值（BL 钳位电压）。电流模式检测的操作同样分为三个阶段：BL 预充电、电流发展和电流比较。 在 BL 预充电阶段，预充电晶体管导通以将 BL 电压从 0 V 增加到 BL 钳位电压。 在单元电流发展阶段，在对应于所选RRAM单元中不同存储状态的恒定BL钳位电压下，单元读出电流是不同的。 LRS单元的读出电流大于HRS单元的读出电流。 最后，在电流比较阶段，电流模式检测放大器 (CSA) 使用参考电流比较选定单元的读出电流，并在 DOUT 处生成数字输出。

在实际设计中，电压模式感测和电流模式感测之间的选择取决于阵列大小和 RRAM 单元特性。 图 4.16 显示了具有不同 BL 长度的电压模式感应和电流模式感应的感应速度比较。 对于具有较长 BL 长度或较高 LRS 电阻的阵列，电流感应可提供更快的访问。 当 BL 长度较短或 LRS 电阻较小时，首选电压感应。

4.5 三维集成（3D Integration）

RRAM 的主要目标是取代 NAND FLASH 技术用于独立的大容量存储，因为 NAND FLASH 面临难以微缩到 10 纳米一下技术节点的限制。 最先进的 2D NAND FLASH 已在 2015 年缩小到约 15 nm，而 3D 可堆叠 NAND FLASH 正在兴起 ^[95][96] 且 24 层至 32 层 128 Gb 3D NAND FLASH 芯片 MLC 已被打样 ^[97][98] 且基于 3D NAND FLASH 的固态驱动器 (SSD) 已商业化。 尽管在单器件层面，RRAM 在很多方面都优于 NAND FLASH，例如更快的编程速度、更小的编程电压、更好的可靠性等，但 RRAM 与 NAND FLASH 竞争的关键挑战在于集成密度，或者更重要的是， 每比特的成本。 为了实现与 3D NAND FLASH 相似的器件密度，需要一条通向 3D 可堆叠 RRAM 的技术路径。

RRAM 技术有两种 3D 集成方法 ^[99]：一种是基于图 4.17 (a) 所示的传统水平 RRAM 阵列逐层堆叠，另一种是夹在柱状电极和多层之间的垂直 RRAM 平面电极，如图 4.17 (b) 所示。 图 4.17 (c) 显示了垂直 RRAM 的横截面示意图，通过切割一个柱状电极：RRAM 单元形成在柱状电极的侧壁并与平面电极接触（以红色虚线圆圈突出显示），并且 每个金属层有一个单元。 使用堆叠水平RRAM的第一种方法的制造成本相对较高，因为光刻步骤的数量随着层数的增加而增加，因此制造成本仍然很高，因为光刻步骤很昂贵。 第二种使用垂直 RRAM 的方法只需要一个关键的光刻步骤来在顺序沉积多层平面电极后定义柱电极，使其成为降低制造成本的更有希望的方法。 然而，这两种 3D 阵列架构的每比特成本分析并不是那么直观。 虽然垂直RRAM节省了制造成本，但它的最小 F 没有水平RRAM那么小，因此它的集成密度较低。 这是因为柱状电极的直径受到以下因素的限制。 首先，柱状电极的纵横比受限于金属/介电多层的刻蚀工艺能力，从而限制了叠层的数量。 其次，柱状电极电阻将在纳米尺度上急剧增加。 作为粗略估计，考虑到柱直径（~20 nm）加上两倍的 RRAM 氧化物厚度（~5 nm），垂直 RRAM 可以缩放到 F=30 nm。 如果水平 RRAM 在选择器的帮助下可以缩放到 F=10 nm，那么 1 层水平 RRAM 与 9 层垂直 RRAM 具有相同的集成密度。 需要进一步详细分析来评估这两种 3D 集成方法的优缺点。

使用\(TaOx\) ^[100] 和 \(HfOx\) ^[101] 已经制造了一种用于概念验证的两层 3D 垂直 RRAM。 图 4.18 展示了制造的基于 \(HfOx\) 的垂直 RRAM ^[101:1]。 图 4.18 (a) 中的 TEM 图像显示，\(HfOx\) 开关层形成在 \(TiN\) 柱状电极和 \(Pt\) 平面电极之间的侧壁上。 图 4.18 (b) 显示了两层垂直 RRAM 原型（顶部单元和底部单元）与单层控制样本之间一致的双极开关特性。 对 3D 垂直 RRAM 单元性能进行了统计表征，并在图 4.18 (c) 中进行了总结。 这些实验表明，3D 垂直 RRAM 在单个位级别的性能显示出作为 3D NAND FLASH 替代品的巨大希望。

尽管 3D 垂直 RRAM 在单器件层面的功能演示取得了成功，但 3D 垂直 RRAM 是否可以放大到大阵列并堆叠多层仍不确定。 在阵列层面存在一些技术挑战：首先，3D 交叉点阵列的大小仍然受到 IR 压降和潜行路径的限制，如 4.3 节中讨论的 2D 交叉点阵列的情况。 3D交叉点阵列可能比2D交叉点阵列具有更多的潜行路径，因此可能会加剧潜行路径问题。为了抑制漏电流，可以使用与RRAM单元串联的选择器器件。然而，外部选择器对于 3D 垂直 RRAM 来说是不受欢迎的，选择器的厚度会横向增加单元的厚度，因此它不可避免地会在侧壁处增加单元的横向尺寸。 因此，开发具有内置 I-V 非线性的 RRAM 器件具有极大的吸引力。 其次，3D 垂直 RRAM 的电极或互连材料是一个问题。如 \(HfOx\) 垂直 RRAM ^[101:2] 的概念验证工作所示，由于 \(Pt\) 很难蚀刻且 \(Pt\) 与 CMOS 工艺不兼容，因此垂直柱不是完全垂直的。 尽管 \(TiN\) 是 RRAM 器件的一种非常常见的电极材料，但由于 \(TiN\) 的电阻率明显低于普通金属的电阻率，因此 \(TiN\) 柱可能会在互连上引入显着的 IR 压降。 因此，\(TiN\) 或 \(Pt\) 以外的替代电极材料值得探索。 第三，柱状电极底部的晶体管的驱动能力可能会限制可堆叠的层数（N）。 要实现4\(F^2/N\)的超高密度，晶体管必须是垂直栅环晶体管，除了沿柱子的潜行电流外，还需要提供足够的编程电流。 作为参考，最先进的垂直硅晶体管只能在 25 nm 直径下提供约 50 µA ^[102]。 进一步降低 RRAM 的编程电流并抑制潜行路径电流是必要的。

为了理解限制 3D 垂直 RRAM 交叉点架构大规模集成的关键参数，已经进行了阵列宏建模来评估写入/读取裕度 ^[103]。 如图 4.19（a）所示，在 SPICE 仿真器中建立一个 8 个 RRAM 单元的子电路模块，将子电路模块复制到 3D 空间，以模拟完整的 3D 交叉点阵列。 考虑了三种电阻：RRAM 单元电阻、柱电阻和平面电阻。 为了更准确地模拟平面电阻，增加了一个虚拟节点。 使用这种方法，可以根据阵列几何尺寸、设备参数和阵列大小来探索阵列设计指标（例如写入/读取裕量）。 图 4.19 (b) 和 (c) 显示了 16 层垂直 RRAM 阵列在不同导通状态电阻 (\(R_{on}\)) 下的写入访问电压和读取感应裕度与阵列平面尺寸的关系。 可以看出，将 \(R_{on}\) 增加到 500 kΩ 以上是增加写入访问电压的有效方法，同时保持读取检测裕度高于标准（最先进的电流模式感测放大器约为 100 nA ^[81:1]）。 可以看出，在写入访问电压和读取感测裕量之间存在基本的权衡，这限制了 \(R_{on}\) 的上限。 通过仔细设计 RRAM 设备参数和写入/读取的电压设置，3D 垂直 RRAM 有可能实现 1 Mb 子阵列（或块）大小。

第五章（Chapter 5）. 阻变存储器的应用前景（Outlook for RRAM’s Applications）

虽然 RRAM 有潜力成为独立的大容量 NVM 技术来替代 NOR FLASH 或 NAND FLASH，但它也可能适用于嵌入式应用。 这是因为它提供了嵌入式 FLASH 所不具备的低编程电压，而且它还提供了 DRAM 所不具备的非易失性，但却具有与 DRAM 相媲美的速度。从这个意义上说，RRAM 在内存层次结构中用作 DRAM 和 FLASH 之间的存储类内存 ^[7:1] 是有吸引力的。 对于存储类存储器应用，进一步提高循环耐久性和降低编程电压以及与 CMOS 逻辑工艺兼容比提高其他属性具有更高的优先级。 循环耐久性的要求可以估算如下：如果应用目标是将 RRAM 靠近基于 DRAM 的主存储器，则 I/O 传输速率通常为 1.6 Gb/s。 假设所有传输事件都是写事件，对于 10 年的寿命（~\(3×10^8\) s），单个单元的寿命应该是 \(4.8×10^{17}\) 个周期，这对于 RRAM 来说似乎是不可能实现的。 然而，使用架构磨损均衡技术^[104]，写入事件可以均匀地分布到不同的子阵列或块。 假设对于具有 10% 磨损均衡效率的 1 Gb RRAM 阵列宏，每个单元的耐久性降低到 \(4.8×10^9\)，这对于许多 RRAM 设备来说似乎是合理的。 如果应用目标是将 RRAM 放置在靠近 NAND FLASH 的位置，那么循环耐久性的要求就会大大降低。

除了商业 NVM 应用外，RRAM 对于航空电子或其他恶劣辐射环境的抗辐射 NVM 也很有吸引力。 许多实验表明，RRAM 对总电离剂量效应等辐射效应具有鲁棒性 ^{[105][106][107]}，而在 RRAM 中观察到的单粒子翻转效应归因于相邻晶体管漏极处产生的光电流到体 pn 结 ^[106:1][108]，这可以通过使用绝缘体上硅 (SOI) 晶体管来消除。

除了 NVM 应用之外，RRAM 的新应用也在不断涌现。 首先，已经提出使用 RRAM 作为可重构开关。 基于 RRAM 的现场可编程门阵列 ( field programmable gate array，FPGA) 被设计 ^[109] 和制造 ^[110]。 其次，已经报道了使用 RRAM 作为三元内容可寻址存储器 ( ternary content-addressable-memory，TCAM) 来快速搜索大数据 ^[111]。 第三，还提出了使用 RRAM 作为硬件安全原语的物理不可克隆功能 ( physical unclonable function，PUF) ^[112][113]，它利用了 RRAM 切换过程中的内在变化。另一个新兴应用是使用 RRAM 作为神经启发计算的硬件实现的突触设备 ^[114]。 由于 RRAM 的多级能力，它在神经网络中提供模拟可塑性突触功能的模拟存储器，并且交叉点架构可以有效地实现学习算法中的加权和和权重更新过程 ^[115]。

尽管 RRAM 的早期愿景是争取具有多级操作和 3D 集成能力的 4 \(F^2\) 交叉点架构，但鉴于 RRAM 的许多不同的潜在应用，这些目标是否继续具有普遍意义尚不完全清楚。通过利用 RRAM，有巨大的机会可以完全重新思考计算机系统的设计，从而在速度和/或功耗方面获得数量级的改进。RRAM 独特的物理特性也可能为系统增加新的功能和特性。 未来计算范式的革命将彻底改变人们如何从技术进步中获取利益。

作者简介（Author Biography）

Shimeng Yu 2009年毕业于北京大学微电子学专业，获得学士学位。 分别于 2011 年和 2013 年获得斯坦福大学电气工程硕士学位和博士学位 。 他于 2011 年在比利时 IMEC 和 2012 年在 IBM TJ Watson 研究中心进行暑期实习。他目前是美国亚利桑那州坦佩市亚利桑那州立大学电气工程和计算机工程系的助理教授。
他的研究兴趣是新兴的纳米器件和电路，重点是阻变存储器，以及新的计算范式，重点是神经启发计算。 截至2015年，发表期刊论文40余篇，会议论文80余篇，被引用2500次，H-index 25。
2009-2012 年获得斯坦福大学研究生奖学金，2010 年获得 IEEE 电子设备协会硕士生奖学金，IEEE 电子设备协会博士。
2012 年学生奖学金，2015 年 DoD DTRA 青年研究员奖，2016 年 NSF CAREER 奖。自 2014 年以来，他一直在 IEEE 电路和系统学会纳米电子学和千兆级系统技术委员会任职。

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89. M.-J. Lee, Y. Park, D.-S. Suh, E.-H. Lee, S. Seo, D.-C. Kim, R. Jung, B.-S. Kang, S.-E. Ahn, C. B. Lee, D. H. Seo, Y.-K. Cha, I.-K. Yoo, J.-S. Kim, and B. H. Park, “Two series oxide resistors applicable to high speed and high density nonvolatile memory,” Advanced Materials, vol. 19, no. 22, pp. 3919–3923, 2007. DOI: 10.1002/adma.200700251. 45 ↩︎

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91. C. Ko and S. Ramanathan, “Observation of electric field-assisted phase transition in thin film vanadium oxide in a metal-oxide-semiconductor device geometry,” Applied Physics Letters, vol. 93, no. 25, p. 252101, 2008. 45 ↩︎

92. E. Cha, J. Woo, D. Lee, S. Lee, J. Song, Y. Koo, J. H. Lee, C. G. Park, M. Y. Yang, K. Kamiya, K. Shiraishi, B. Magyari-Kope, Y. Nishi, and H. Hwang, “Nanoscale (~10nm) 3D vertical ReRAM and NbO2 threshold selector with TiN electrode,” in IEEE International Electron Devices Meeting, 2014. DOI: 10.1109/IEDM.2013.6724602. 45 ↩︎

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111. M.-F. Chang, C.-C. Lin, A. Lee, C.-C. Kuo, G.-H. Yang, H.-J. Tsai, T.-F. Chen, S.-S. Sheu, P.-L. Tseng, H.-Y. Lee, and T.-K. Ku, “A 3T1R nonvolatile TCAM using MLC ReRAM with Sub-1ns search time,” IEEE International Solid-State Circuits Conference, \2015. DOI: 10.1109/ISSCC.2015.7063054. 55 ↩︎

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114. D. Kuzum, S. Yu, and H.-S. P. Wong, “Synaptic electronics: materials, devices and applications,” Nanotechnology, vol. 24, p. 382001, 2013. DOI: 10.1088/0957-4484/24/38/382001. 55 ↩︎

115. S. Yu, P.-Y. Chen, Y. Cao, L. Xia, Y. Wang, and H. Wu, “Scaling-up resistive synaptic arrays for neuro-inspired architecture: Challenges and prospect,” IEEE International Electron Devices Meeting, 2015. 56 ↩︎