模拟集成电路设计系列博客——7.2.3 每阶段k-bit流水线ADC

7.2.3 每阶段k-bit流水线ADC

通过增加中间级增益和每级的比较器可以在每级解析多于1比特。信号流图类似之前介绍的每次迭代2比特的逐次逼近型ADC。一个通用的k比特级如下图所示：

k比特副ADC的非线性可以通过增加额外的比较器通过数字方式来校正，类似于每级1.5比特架构[Lewis, 1992]。每级k比特架构的优势是只需要更少的级数，从而可以相比每级1.5比特架构减少面积和/或功耗。从而，对于输入信号来说，需要穿过的级数更少，因此在每次转换时需要更少的时钟周期。

上一节中介绍的开关电容MDAC电路可以被修改来实现\(k\geq 2\)的k比特每级电路，通过将采样电容分解成更小的单位期间。所需要的中间级增益大于2，因此在第二个时钟相位，更少的一部分采样电阻被切换到采样回路上。因此，反馈系数\(\beta\)减小，闭环带宽相比1.5比特每级ADC降低（假设使用相同的放大器）。

转换器的主要限制仍然是中间增益级的精度，副DAC的线性度，以及MDAC电路中的噪声。再次，精度需求对于第一级是最严格的，因为它影响的是MSB。