模拟集成电路设计系列博客——7.2.2 每阶段1.5-bit流水线ADC

7.2.2 每阶段1.5-bit流水线ADC

在每一级中增加一个比较器可以形成每级1.5比特架构，如下图所示[Lewis, 1992]：

每一级对输入进行一个三级量化：

\[V_{i,x}=(b_{i,0}-0.5)\frac{V_{ref}}{4}+(b_{i,1}-0.5)\frac{V_{ref}}{4}=(b_{i,0}+b_{i,1}-1)\frac{V_{ref}}{4} \tag{7.2.6} \]

这个结果将会从输入上减去然后放大两倍形成残差\(V_{i+1}\)。上面的方程展示了\(b_{i,0}\)和\(b_{i,1}\)对残差贡献了\(\pm V_{ref}/4\)，因此他们以共同的权重决定了转换器的数字输出。最后一级仍然是两比特ADC，因为不需要再产生残差。假定最后一级有着两比特输出，MSB和LSB分别为\(b_{N-1,1}\)和\(b_{N-1,0}\)，最终量化的信号为：

\[V_{in}=\frac{V_{ref}}{2}(\sum_{i=1}^{N-2}(b_{i,0}+b_{i,1}-1)2^{-i}+b_{N-1,1}2^{N-2}+b_{N-1,0}2^{N-2}) \tag{7.2.7} \]

每一级的输出比特通过以对应的二进制权重相加获得最终的数字码。当然，在进行相加之前，每一级的输出需要通过可变长度移位寄存器进行延迟来重新对齐比特，如下图所示：

尽管每级1.5比特架构增加了一些冗余的数字解码逻辑，它使得ADC对于比较器偏差变得更加鲁棒。假设一个随机的比较器偏差\(\varepsilon_0\)和\(\varepsilon_1\)出现在流水线级的输入输出关系上（如上上图中(b)所示）。显然偏移会对于输入电平\(V_{i,x}\)引入一个\(\pm V_{ref}/4\)的误差，并反映在\(b_{i,0}\)和\(b_{i,1}\)上。他们同样会对\(V_{i+1}\)引入一个\(\pm V_{ref}/2\)的误差，并通过流水线的下一级的输出比特捕捉。但所有的比特通过解码器（7.2.7）组合时错误可以得到抵消，只要\(|\varepsilon_{0,1}|<V_{ref}/4\)使得残差结果保持在\(\pm V_{ref}/2\)的范围内。总而言之，每个1.5比特级中的比较器偏移通过下一级来消除，只有最后一级中的偏移是没有消除的。幸运的是，这样偏移只会影响ADC的最后两位LSB，因此在设计每级1.5比特ADC时只有很小的限制。

MDAC中引入的误差整体上限制了流水线ADC的性能。例如，DAC的\(\pm V_{ref}/4\)失配误差，不精确性会进入两倍增益，还有MDAC的热噪声会出现残差\(V_{i+1}\)，但不会影响比较器输出\(b_{i,0}\)和\(b_{i,1}\)，因此无法被抵消。这些错误的影响在流水线输入的第一级最大，因为在第一级他们影响的是ADC的MSB。因此，第一级往往被设计的最大，并且相比后级消耗更多的功耗从而最小化其失配与噪声。

例题：

考虑一个3比特，每级1.5比特的流水线转换器，取\(V_{ref}=1V\)，\(V_{in}=150mV\)。求残差电压\(V_2\)，每一级输出的数字码，以及最终解码后的数字码输出。然后在假设第一级上比较器有\(30mV\)偏移的情况下再重新做一次计算。

解答：

假设没有比较器偏移，第一级数字码输出为\(b_{1,1}=1\)，\(b_{1,0}=1\)，且DAC输出为\(V_{1,x}=V_{ref}/4=250mV\)，残差为：

\[V_2=2(V_1-V_{1,x})=-200mV \tag{7.2.8} \]

这个结果输入下一级，一个2比特ADC的完整范围是\(\pm V_{ref}/2=\pm 500mV\)。二进制输出为\((01)_2\)。因此整个解码器的输出为：

\[b_{1,1}: 1 \\ b_{1,0}: 1 \\ b_{2,1}b_{2,0}: 01 \\ b_1b_2b_3=101 \]

接下来考虑如果第一级的上比较器有着\(30mV\)误差，导致其产生输出误差\(b_{1,1}=0\)，作为结果\(V_{1,x}=0\)，残差变为：

\[V_x=300mV \tag{7.2.9} \]

第二个两比特ADC的输出值因此变成\((11)_2\)，从而解码器输入变成了：

\[b_{1,1}: 0 \\ b_{1,0}: 1 \\ b_{2,1}b_{2,0}: 11 \\ b_1b_2b_3=101 \]

第一级的误差会被第二级捕捉，从而使得解码器的输出与理想情况保持一致。

一种常见的1.5比特流水级的实现如下图所示[Sutarja, 1988]：

在大部分高性能应用中会使用全差分的实现方式。在第一个时钟周期，输入\(V_i\)被采样在总电容\(2C\)上，如上图(a)所示。然后在第二个时钟，如图(b)所示，一半的总电容切换为反馈电容，通过复用采样电容来实现一个反馈系数\(\beta=1/2\)，从而实现二倍增益。在传统的开关电容增益级，一个独立的反馈电容\(C\)额外加在\(2C\)的输入采样电容，导致更低的反馈稀疏\(\beta=1/3\)，因此闭环带宽更低，导致最大时钟频率更低。

另一半的采样电容被分成两个\(C/2\)电容并被重用为一个电荷重分布DAC，在第二个时钟相位中，如上图(b)所示，1.5比特码\(b_{i,1}\)和\(b_{i,0}\)作为数字码输入DAC中，并对输入\(V_{i+1}\)产生\(\pm V_{ref}/2\)或者0的改变。