摘要： 前些日子，因实验室的项目需要（不知如何将软件的逻辑转化成硬件逻辑），特请来院里一FPGA专家进行辅导，去旁听记下笔记若干并整理成文档，以免日后忘却。又，虽现在不做FPGA，但介绍的开发经验、思想方法等很难得，暂时记下，以备后用。1.wire与reg之外的数据类型不要在verilog代码中出现。2.assign(组合逻辑)与always之外的语句不要在verilog代码中出现。3.一个module最好一个always，再加若干assign，这样便于控制。4.verilog中无函数调用及函数传递，都转化成input、output接口。5.不建议使用for循环，因为看不到其电路是什么样子。For可. 阅读全文