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Status: Done 🙌 在IBERT测试中需要注意的有以下两个要点： 1.System Clock的选择 在UI配置Clock Settings中有对System Clock的选择，所谓“System Clock”查手册理解为该IP core工作所需时钟，跟GT口没有直接关系，主要用于测试所 阅读全文
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1. Configuration General选项卡 select core 有多种架构方式，我选择Ethernet MAC + PCS/PMA； 速度可接口就不同多说； PCS/PMA Options Base R/KR Standard：Base-R和Base-KR 是两种以太网物理层接口标准 阅读全文
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1. 简介 JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率（目前C修订版已经发布，即JESD204C），并可确保 JESD204 链路具有可重复的确定性延迟。随着高速ADC跨入GSPS范围，与FPGA（定制A 阅读全文
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在上一篇博客中《JESD204B(1)——总体概要》，我们框架性的介绍了JESD204B，这篇博客介绍协议所需要关注的一些参数，这些参数基本就是决定了连接特性。理解这些参数，有助于理解连接中的转换特性、路径数（lane count）、速率以及接收能力。 本篇博客主要是翻译自文献《Understand 阅读全文
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在开始了解高速接口的时候，必然会涉及到SerDes，本篇博客主要是在阅读大量文献之后形成的转述和总结。serdes的知识点实际上非常多，并且很多文章论述的侧重点不一样，有的测重整体，有的着眼细节，我则综合提取，以帮助跟我一样的初学者能够初步建立对SerDes清晰的认识。 1. 简介 SerDes是S 阅读全文
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如果单单从“原生家庭的影响”来解释作者塔拉的蜕变过程，显得太无足轻重了。整个的成长环境充斥着偏执、狂躁、自我感觉良好、被迫害妄想，甚至是暴力，塔拉从最初的理解到怀疑、否定、厌恶、纠葛、挣脱、背叛、逃离到最终的自我和解，从十六岁前只接受家庭教育到最终获得剑桥大学历史学博士学位，她可以说完成了一次过程艰 阅读全文
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在我实际涉及的项目中，基本没有遇到多周期路径约束的情况，所以之前关注的不多，为了巩固基本知识，借此梳理这个约束。 1. 目的 目的就是说什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，在捕获被捕获，发起沿和捕获沿相差一个 阅读全文
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在上一篇 "FIFO设计（stlye 1）" 中总结了论文《Simulation and Synthesis Techniques for Asynchronous FIFO Design》提出的FIFO设计的第一种方法，本篇博客总结第二种方法，源自论文《Simulation and Synthes 阅读全文
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FIFO是跨时钟域数据传输中常用的缓存器。一般情况下，自己设计的异步FIFO（无特殊说明以下均简称FIFO）虽然能应付90~99%的场景，但是由于设计缺陷，导致在1%的极端情况下会出问题，还不容易发现，所以设计合理的FIFO至关重要。 对于同步FIFO，因为读写属于同一时钟域，可以直接采用计数的方式 阅读全文
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起初在不同平台上看到有推荐，以为仅仅是一本有关思考、逻辑思维的书籍，没想到这却是我第一次真正意义的读一本有关哲学的书籍，虽然平时看书的类型也比较杂。这本书也让我想起了上过的一门选修课《自然辩证法导论》，主讲人是大学期间为数不多令人印象深刻并且非常喜欢的江洋老师。 言归正传，为什么说读哲学让人变得聪明 阅读全文