会员
周边
捐助
新闻
博问
闪存
赞助商
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
ronnielee
博客园
首页
新随笔
联系
订阅
管理
2018年9月5日
Verilog入门随笔
摘要: 软件安装以及新建文件等不再赘述,博主用的Quartus 9.0,有需要私信。 module后面的模块文件名需要与项目文件名(something.v)一致。 推荐博文 assign专题 https://www.jianshu.com/p/5f777d5cd901 always描述时序逻辑电路 http
阅读全文
posted @ 2018-09-05 23:46 ronnie14165
阅读(136)
评论(0)
推荐(0)
编辑
公告