2020年7月6日
第一个FPGA程序——100MHz时钟分频
摘要： 1.源文件 `timescale 1ns / 1ps module first_verilog( input clk, input rst, output reg cycle_20ms ); reg [23:0] cnt_reg ; always @(posedge clk) begin if(rs 阅读全文
posted @ 2020-07-06 15:38 Risun_Lee 阅读(3282) 评论(0) 推荐(0) 编辑