关于模数转换的整体流程

按照我们实验室目前手里的项目为例，首先AD先分为I路跟Q路，分别采样的是实部和虚部，每一路都是1.3GHZ。两路操作流程相同，我们下面以一路的流程来说明。

项目中AD的采样频率要求为1.3GHZ，但是一般分给AD的时钟频率达不到1.3GHZ，那么此时我们采用倍频的方式进行采样，我们只需要用两个325M的相位相差90°的时钟信号，在上升沿和下降沿分别采样

这样就可以实现使用325M的时钟对于1.3GHZ的AD进行采样。那么这两路相位不同时钟采进来的信号分别为，ad，adi。

我们使用的AD采进来的信号都是差分信号，差分信号的优点是精准度高，抗干扰能力强，稳定性好。所以分为adp和adn以及adip和adin。

那么我们在得到了采样进来的adp和adn之后，调用一个fpga中的原语模块ibusgods，该模块能够将差分信号还原成信号本身，于是，我们的得到了ad以及adi

再将ad送入到IDDO这个原语模块中，将该路信号在上升沿和下降沿采出的数据分开，即为q1和q2.同理adi这一路也送进去。

再将q1和q2进行拼接后送入fifo，该fifo模块写使能是读使能的2倍，这样就可以达成每输入两次，读取一次，这样我们就得到了一个并行的4个数据。同理adi这一路进行上述操作之后，也能得到一个并行的4个数据。（目的是为了串并转换，方便后续处理，使最终的数据速率在1.3GHZ/8 = 162.5M）

此时因为ad和adi两路的相位差为90°，所以这两路采出来的数据应该是交错的，我们在将这8个数，拆分再按照顺序拼接，即可得到并行的8个数据。