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题目中说了是两个同步的倍频时钟clk0 clk1,已知clk0是clk1的二倍频，属于相关时钟，避免切换时毛刺出现，只需要在组合逻辑的基础上添加下降沿触发的DFF。原理图如下： 那么为什么要使用下降沿触发的DFF呢？ 原因是这样，所谓去除毛刺，就是要避免毛刺的产生，那么得先明白毛刺是如何产生的，其实 阅读全文
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在RAM模块中，我们会定义一个寄存器，通过这个寄存器对读写数据进行处理，在这道题中，我们需要设计一个位宽为4，深度为128的单端口RAM; 首先，我们定义一个存储器ram: 前面的[3:0]指数据位宽，后面的[127：0]指数据深度，即存储的数据量；但是数据量太多，我们不可能一一赋值，因此，我考虑使 阅读全文
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今天根据报的班（一个数字ic设计入门） 学习了在linux系统下的指令段如何去建立文件，建立文件夹，以及verdi以及vcs的使用方法 阅读全文
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以24bit转换至128bit为例 因为24bit的数据无法直接拼接形成128位的数据，当第6个数据来临的时候，128位的数据只能存进来高8位，那么剩下的16位将存储到下一个128位中。 要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。24bit数据至128b 阅读全文
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当遇到需要去除一些寄存器的复位信号时，记住一个基本原则： 一个时序模块不可以混合不同复位类型的寄存器，简单讲就是不能出现不复位的寄存器和复位的寄存器，只要使用复位信号，那么时序模块的寄存器都应该复位。 那么需要去除一些寄存器的复位信号应该怎么办?同样功能的代码如下，将复位的寄存器放入一个always 阅读全文
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大概3初吧，投递了阿里巴巴的智能互联部门中的fpga工程师，其中到门前为止，前前后后的打了三个电话吧，我自我感觉聊的都还不错啊，没有什么问题，最后一个电话的时候他还说技术方面到这里就结束了，后续的流程就是hr来谈了，结果今天收到了hr的来电，告诉我hc满了，也就是没有名额的，意味着录了别人了，唉真的 阅读全文
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边沿检测我一开始的设计方案是在需要检测的上升沿到来之时，采用一个技术器进行技术，后续在对这个计数器进行处理 但是感觉太繁琐了，后续发现 使用存储器，将输入信号上一个状态记录下来，然后与现在的状态进行与操作，即可直接判别边沿。 阅读全文
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记录一下整体的流程吧 华为勇敢星无限部门的逻辑岗暑期实习招聘！ 我是3月初在华为官网投递的实习生面试，然后就有负责人联系我了 第一次笔试时间是在3.23号晚 一共是40道选择题，30道单选，10道多选。 主要是设计，芯片设计，数字电路，verilog代码，模拟电路，外部电路，还有一两道c语言的题 总 阅读全文
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按照我们实验室目前手里的项目为例，首先AD先分为I路跟Q路，分别采样的是实部和虚部，每一路都是1.3GHZ。两路操作流程相同，我们下面以一路的流程来说明。 项目中AD的采样频率要求为1.3GHZ，但是一般分给AD的时钟频率达不到1.3GHZ，那么此时我们采用倍频的方式进行采样，我们只需要用两个325 阅读全文
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移位运算和乘法 乘2就是左移一位，左移的位数，就是n，2=2的1次方，所以左移一位 同理，乘4就是左移两位，乘8就是左移三位 那么乘3、6、7该怎么办呢？3等于2的2次方-1，所以乘5就等于左移两位再减去本身 6等于2的2次方加上2的1次方，所以就是这个数本身左移两位再加上这个数本身左移一位，如此反 阅读全文
