verilog 随笔

不是说你在代码里定义一个reg型变量，综合器就会综合处一个寄存器来，case必须在always块里，always里面的被赋值变量必须是reg型，这是语法的规定，只能遵守。
写代码的时候不要加入触发器（不要边沿触发），最终综合出来的仍然是一个组合电路。case也注意要加上default,不然会综合一个存储器出来。