摘要：
手动使用 写好测试文件 挺好理解的放代码看一下就懂了： 文件名字为原本代码文件加上_tb `timescale 1ns/1ns //精度1ns module huiyidemo_tb; reg sclk=0 ; reg rst_n=0 ; wire [2:0]test_out ;//这个是不需要写的 阅读全文
摘要：
状态 verilog中对于状态的描述一共有四个 1：高电平 0：低电平 x：未知，可以是高电平也可以是低电平 z：高阻态，悬空状态 进制 verilog的进制和其他语言有很大的不同 二进制：4'b0101表示四位二进制的0101 十进制：4'd2表示四位十进制的2 十六进制：4'ha表示四位十六进制 阅读全文
摘要：
这么久没学都忘完了，复习一下之前学的东西 数码管verlog 先看一下之前写的数码管文件 这些文件杂七杂八的，很多都忘了是什么作用了 基本文件 基本文件如上，doc是文档说明，rtl储存用户的代码verlog，sim存储仿真文件 创建verlog 按照顺序点击这些步骤,写上工程路径、工程的名字和顶层 阅读全文