2016年8月31日
FPGA编程—组合逻辑编码器等verilog实现
摘要： 本篇博客主要实现对组合逻辑电路的一些常用模块的实现。组合逻辑中，包括译码器，编码器，输入输出选择器，数值比较器，算法单元等。 先来实现编码器，最常用的8-3编码器，这里先讲一下要用到的case ，casex，casez三者的关系和区别。对于8-3编码器因为用到优先级编码，所以三者的区别。Casex中 阅读全文
posted @ 2016-08-31 23:48 raymon_tec 阅读(3716) 评论(0) 推荐(0) 编辑