摘要：
时序约束实例详解 本篇博客结合之前的内容，然后实打实的做一个约束实例，通过本实例读者应该会实用timequest去分析相关的实例。本实例以VGA实验为基础，介绍如何去做时序约束。 首先VGA这种情况属于供源时钟情况，不明白供源时钟的可以参看之前博客讲解。首先查看ADV7123的数据手册，查看其时序图 阅读全文
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常用约束语句说明 关于Fmax 上述是实现Fmax的计算公式，clock skew delay的计算如下图， 就是两个时钟的差值。到头来，影响Fmax的值的大小就是组合逻辑，而Fmax是针对最差劲的节点给出的最高频率，而且Tsu会影响Fmax的大小。 那么提高Fmax可以通过两种方法解决：(1)将两 阅读全文
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验证公式正确性 前两篇博客提及了关于时序的建立余量和保持余量的计算。结合实际情况，验证公式的运算正确性。结合之前博客提及的LED实验，看一下建立余量和保持余量是否都合格。 建立余量 图1是最大时钟频率，可以看到完全满足时钟频率要求，高于主时钟运行频率。 图1 最大时钟频率 图2所示建立余量的是时序图 阅读全文
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使用Timequest 笔者对Altera较熟悉，这里以quartus ii中的timequest作为讲解。 Timequest分析时序的核心，也就是在于延迟因数的计算。那么建立约束文件，去告诉timequest，哪个地方有什么样的约束，该怎么进行约束。 之所以要建立相关网表的概念，是因为我们在利用 阅读全文
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谈及此部分，多多少少有一定的难度，笔者写下这篇文章，差不多是在学习FPGA一年之后的成果，尽管当时也是看过类似的文章，但是都没有引起笔者注意，笔者现在再对此知识进行梳理，也发现了有很多不少的收获。笔者根据网上现有的资源，作进一步的总结，希望能够有所帮助。 一个不错的网站，类似于一个手册，随时可以去查 阅读全文
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高速电路中的电源设计 高速电路中的电源设计大概分为两种，一种是集总式架构，一种是分布式架构。集总式架构就是由一个电源输入，然后生成多种所需要的电压。如图1所示。这种架构会增加多个DC/DC模块，这样成本不可控，PCB面积也需要增加，但集总式分布架构可以提高整体电源转换效率。 图1 集总分布架构 分布 阅读全文
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TTL，CMOS以及LVTTL,LVCMOS TTL和CMOS是数字电路中两种常见的逻辑电平，LVTTL和LVCMOS是两者低电平版本。TTL是流控器件，输入电阻小，TTL电平器件速度快，驱动能力大，但功耗大。CMOS是MOS管逻辑，为压控器件，且输入电阻极大，CMOS电平器件速度慢，驱动能力不足T 阅读全文