2016年1月22日
FPGA内部动态可重置PLL讲解（二）
摘要： 对于全局时钟的管理，涉及到关于亚稳态的知识，大家可以上网搜索相关资料，这里不再赘述。亚稳态最简单的理解形式是无法判断是处于高电平状态还是处于低电平状态，这样会导致整个系统不稳定，会出现逻辑上的错误。 任何对时钟的管理形式，都是最大限度避免亚稳态情况的出现，从而提高MTBF（平均无故障时间）。 对于... 阅读全文
posted @ 2016-01-22 16:07 raymon_tec 阅读(2266) 评论(0) 推荐(0) 编辑