摘要：
情况常常是100MHz以下的简单工程不需要做很多约束，裕量绰绰有余，但是涉及到100MHz以上的工程，如DDR4的300MHz，时序约束就显得尤为重要了 常规流程 建立工程 先新建一个工程，实现一个单BIT的FIFO，代码如下 library IEEE; use IEEE.STD_LOGIC_116 阅读全文
摘要：
结构调整 结构调整是提高时域性能的一种方法，它是在不改变原有组合逻辑功能的前提下，通过调整其内部逻辑门之间的连接关系，来达到减少逻辑门级数的目的，进而提高时域性能的方法。举例如下：现在有同步输入总线A、B、C、D，需要在下一时钟周期就能以寄存的方式输出它们的和SUM。那么通常来说，你可能会将HDL代 阅读全文