合集-FPGA
摘要：节选自《FPGA之道》 keep_hierarchy是一个综合和实现方面的约束。Xilinx的综合工具XST更倾向于平化HDL代码的层级结构，即将一级级的模块调用机制转换为一个没有子模块的超大模块，这样做的好处是能够进行更好地设计优化工作，因为平化操作去除了原有实体或模块之间的边界限制。不过有些时候
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摘要：libero soc总体逻辑上和vivado差不多，但是网络上教程较少，libero将很多操作都图形化了 在libero soc中，导入源文件后（使用smartdesign），如果有错误，或者其他原因，是无法拖入顶层文件中的，也就无法进行连线 此处test_module无法被拖入右侧，也就无法连线，
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摘要：使用FPGA对图像直方图做出均衡化，公式如下：
摘要：Libero SoC是一款集成了多种功能的FPGA开发软件，可以用来设计、仿真、综合、布局、布线、下载和调试FPGA项目。 1、新建工程 首先，我们需要新建一个工程，点击File->New Project，然后给工程取一个名字，选择工程的存放路径，点击Next。 接下来，我们需要选择FPGA的fam
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摘要：此次教程使用到的软件为vivado2019.1+ubuntu16.04+petalinux2019.1。 使用前必读： 1、有些朋友追求新版本的ubuntu可能会出错，如果有问题可以尝试笔者这套搭配，另外值得注意的是vivado版本和petalinux版本一定要相同 2、本教程只涉及petalinu
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摘要：首先激活modelsim然后打开modelsim 新建project 选择要使用的语言，这里使用systemverilog 对于初学者，可以只使用一个文件编写主要模块和testbench（tb文件），所以这里直接关闭窗口 双击打开 填入测试代码 package definitions; parame
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摘要：一般来说，在进行HDL代码编写时，不需要直接或间接地进行原语调用，因为随着FPGA设计规模越来越庞大，人脑应该集中于抽象层次较高的工作中去，而将这些具体实现细节交给编译器来完成。不过有些时候，原语或者库中底层模块的调用还是十分必要的。 相关文档如下： ug471_7Series_SelectIO.p
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摘要：结构调整 结构调整是提高时域性能的一种方法，它是在不改变原有组合逻辑功能的前提下，通过调整其内部逻辑门之间的连接关系，来达到减少逻辑门级数的目的，进而提高时域性能的方法。举例如下：现在有同步输入总线A、B、C、D，需要在下一时钟周期就能以寄存的方式输出它们的和SUM。那么通常来说，你可能会将HDL代
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摘要：情况常常是100MHz以下的简单工程不需要做很多约束，裕量绰绰有余，但是涉及到100MHz以上的工程，如DDR4的300MHz，时序约束就显得尤为重要了 常规流程 建立工程 先新建一个工程，实现一个单BIT的FIFO，代码如下 library IEEE; use IEEE.STD_LOGIC_116
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摘要：加扰有利于数据传输的可靠性和保密性。 目的 减少连续的0或1：在数据传输中，长时间的连续0或1可能会导致时钟恢复困难和传输错误。加扰可以打破这些连续的比特，确保时钟信号能够正确恢复和同步。 改善频谱特性：加扰能够使信号的频谱特性更加平滑，减少特定频率成分的突发，从而减少对特定频段的干扰，提高信号的传
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摘要：掩码这个概念在以太网中也有运用，掩码通常用于子网和IP地址的管理。子网掩码是32位的二进制数，连续的1表示网络部分，连续的0表示主机部分。根据IP地址和子网掩码，可以计算网络地址和广播地址。如，对于IP地址192.168.1.1和子网掩码255.255.255.0，网络地址是192.168.1.0，
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摘要：对于xilinx平台来说，首先请参考ug086文档Memory Interface Solutions User Guide (UG086) 在使用 FPGA 通过 APP MIG 操作 DDR 时，通常涉及以下几个层次： 1. User 层 应用程序：编写用户应用程序来控制和操作 DDR。可以使用
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