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1. 删除子模块 # 逆初始化模块，其中{MOD_NAME}为模块目录，执行后可发现模块目录被清空 git submodule deinit {MOD_NAME} # 删除.gitmodules中记录的模块信息（--cached选项清除.git/modules中的缓存） git rm --cache 阅读全文
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https://blog.csdn.net/qijitao/article/details/51505611 作者：王辉东 一博科技高速先生团队队员 在《PCB的筋骨皮》一文中，我们提出了当板厚在1.6mm及以上时，怎样避免使用假八层的叠层，而导致PCB成本增加的问题。感觉大家的回答很踊跃哈，看来这 阅读全文
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1. 阻抗匹配 1. 波长 * 频率 = 光速（3*10^8） 2. PCB走线什么时候需要做阻抗匹配？ 不主要看频率，而关键是看信号的边沿陡峭程度，即信号的上升/下降时间，一般认为如果信号的上升/下降时间（按10%～90%计）小于6倍导线延时，就是高速信号，必须注意阻抗匹配的问题。导线延时一般取值 阅读全文
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Frm: https://blog.csdn.net/qq_27745395/article/details/76687175 http://baijiahao.baidu.com/s?id=1598897843430331528&wfr=spider&for=pc 1. TTL TTL集成电路的主 阅读全文
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1. 含义 2. 74AHC 74AHCT 74LV 74LS 2.1 解释 AHC与AHCT均是先进的高速的CMOS器件，但是供电电压范围不同，输入的逻辑电平也不同。 LV是低压版，当自身供电电压为2.7或者3.6V时接受TTL的输入电平，在3.3V以上供电时可以认为是TTL电平逻辑，否则参考手册 阅读全文
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JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。 1. 引脚定义 Test Clock Input (TCK) 强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的 阅读全文
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1. Font Converter for emWin 生成C文件字库 1.1 新建文件 1.2 选择字体 1.3 为了减小C文件体积，这里只加入自己需要的汉字，先把所有字体取消选择。 1.4 新建一个文本文件，里面加入自己需要的汉字，如图。然后读取模式文件。 1.5 另存为c文件，注意不要使用汉字 阅读全文
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https://blog.csdn.net/wangn222/article/details/72721993 1.Source Insight中,Options->Custom Commands...->Add...,New Command name 随便写,我的是"Edit with Vim"2 阅读全文
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待续。 阅读全文
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http://www.eda365.com/thread-193942-1-1.html 在此之前丝印的检查基本是停留在丝印与阻焊的距离检查，而器件丝印框和手工绘制的线条与器件位号的检查都不到位，据我所知，应该都是靠肉眼的判断检查，因为生成丝印的时候器件丝印框会报出很多几乎无法筛选，这里介绍检查的方 阅读全文