随笔分类 - 40.FPGA
摘要：Verilog常用语法该内容均可以在夏宇闻老师的《Verilog数字系统设计教程》第四版中找到，在此处只是便于回顾而已，没有书的可以参考，FPGA设计常用的都已经标出来了，有部分常用，但根C语言差不多的就没有标出来，有时间的可以仔细看一遍。 一、模块的结构、数据类型、变量和基本运算符号1 模块的结构
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摘要：'d0表示十进制数0，'d1表示十进制数1，'d19表示十进制数19。parameter语句用于声明常量，parameter S0='d0，S1='d1，......，S19='d19; 声明标识符S0代表常量十进制数0、标识符S1代表常量十进制数1、......标识符S19代表常量十进制数19。
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摘要：-- 1）实体部分 //verilog module AD9517_Cfg ( i_9517cfg_CfgClk , // 数据时钟 i_9517cfg_CfgClk180 , // 配置时钟，与数据时钟反向180度 i_9517cfg_Arst_n , // 全局复位 o_9517cfg_SpiC
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摘要：前言：ZYNQ 7000有三种GPIO：MIO，EMIO，AXI_GPIOMIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和
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摘要：FPGA学习——Xilinx Vivado 实现led流水灯详解整个流程 创建工程 设计代码、编写功能 RTL分析——引脚定义和绑定 综合synthesis 时序约束 仿真设置并配置激励文件(中小等项目可跳过，直接在线调试毕竟仿真时间太久) 生成bit文件导入fpga中——在线调试 判断是否达成目标
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